KR100940835B1 - Circuit for Driving Word-Line of Semiconductor Memory Apparatus - Google Patents

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Abstract

본 발명은 서브 워드라인 인에이블 신호에 응답하여 펌핑 전압을 구동 전압으로서 출력하는 구동 전압 공급부, 메인 워드라인 인에이블 신호에 응답하여 워드라인을 상기 구동 전압 레벨로 인에이블시키는 구동부, 및 상기 메인 워드라인 인에이블 신호에 응답하여 상기 워드라인을 음의 전압단 또는 접지 전압단에 선택적으로 연결시키는 선택 디스차지부를 포함한다.The present invention provides a driving voltage supply unit for outputting a pumping voltage as a driving voltage in response to a sub word line enable signal, a driving unit for enabling a word line to the driving voltage level in response to a main word line enable signal, and the main word. And a select discharge unit for selectively connecting the word line to a negative voltage terminal or a ground voltage terminal in response to a line enable signal.

펌핑 전압, 워드라인, 디스에이블 Pumping Voltage, Wordline, Disable

Description

반도체 메모리 장치의 워드라인 구동 회로{Circuit for Driving Word-Line of Semiconductor Memory Apparatus}Circuit for Driving Word-Line of Semiconductor Memory Apparatus

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 워드라인 구동 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a word line driver circuit.

워드라인은 일반적으로 반도체 메모리 장치의 데이터 저장 영역에서 커패시터에 충전된 전압을 비트라인으로 전달시키는 데 사용된다. 이때, 커패시터에 충전된 전압을 비트라인으로 전압 강하 없이 전달하기 위해 워드라인은 펌핑 전압 레벨로 인에이블된다.Wordlines are typically used to transfer voltages charged to capacitors to bitlines in the data storage region of semiconductor memory devices. At this time, the word line is enabled at the pumping voltage level to transfer the voltage charged in the capacitor to the bit line without a voltage drop.

일반적인 워드라인 구동 회로는 도 1에 도시된 바와 같이, 제 1 내지 제 5 트랜지스터(P1, P2, N1~N3)를 포함한다.The general word line driving circuit includes first to fifth transistors P1, P2, and N1 to N3 as shown in FIG. 1.

상기 제 1 및 제 2 트랜지스터(P1, N1)는 서브 워드라인 인에이블 신호(FXb)에 응답하여 펌핑 전압(VPP)을 구동 전압(V_drv)으로서 출력한다. The first and second transistors P1 and N1 output the pumping voltage VPP as the driving voltage V_drv in response to the sub word line enable signal FXb.

상기 제 3 내지 제 5 트랜지스터(P2, N2, N3)는 상기 구동 전압(V_drv)을 인가 받아 메인 워드라인 인에이블 신호(MWLb)에 응답하여 워드라인(WL)을 상기 구동 전압(V_drv) 레벨로 즉, 상기 펌핑 전압(VPP) 레벨로 인에이블시킨다.The third to fifth transistors P2, N2, and N3 receive the driving voltage V_drv to bring the word line WL to the driving voltage V_drv level in response to a main wordline enable signal MWLb. That is, it is enabled to the pumping voltage (VPP) level.

상기 워드라인(WL)은 상기 펌핑 전압(VPP) 레벨로 인에이블되고 접지 레벨(VSS) 레벨로 디스에이블된다.The word line WL is enabled at the pumping voltage VPP level and is disabled at the ground level VSS level.

이와 같은 구조의 워드라인 구동 회로는 상기 펌핑 전압(VPP) 레벨로 인에이블된 상기 워드라인(WL)을 접지 레벨(VSS)로 디스에이블시키는 일정 시간이 확보되어야 한다. 인에이블된 워드라인(WL)을 일정 시간보다 빨리 디스에이블시키지 못함으로 다음 워드라인(WL)이 인에이블될 타이밍이 늦어질 수 밖에 없다. 즉, 프리 차지 명령으로 워드라인(WL)이 디스에이블되고 다음 워드라인(WL)이 인에이블될 때까지 확보되어야 하는 시간(tRP; RAS Precharge Time)이 길어질 수 밖에 없다. 따라서 종래 기술에 따른 워드라인 구동 회로를 적용한 반도체 메모리 장치는 워드라인 구동 회로로 인하여 고속화 동작에 어려움이 있다.The word line driving circuit having such a structure must have a predetermined time for disabling the word line WL enabled at the pumping voltage VPP level to the ground level VSS. Since the enabled word line WL cannot be disabled earlier than a predetermined time, the timing at which the next word line WL is enabled is delayed. That is, the time required to be secured until the word line WL is disabled and the next word line WL is enabled by the pre-charge command is inevitably increased. Therefore, the semiconductor memory device using the word line driving circuit according to the prior art has a difficulty in speeding up due to the word line driving circuit.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 인에이블된 워드라인이 디스에이블되는 데 걸리는 시간을 종래보다 짧게 구현할 수 있는 반도체 메모리 장치의 워드라인 구동 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object of the present invention is to provide a word line driving circuit of a semiconductor memory device capable of shortening the time taken to enable an enabled word line.

본 발명의 실시예에 따른 반도체 메모리 장치의 워드라인 구동 회로는 서브 워드라인 인에이블 신호에 응답하여 펌핑 전압을 구동 전압으로서 출력하는 구동 전압 공급부, 메인 워드라인 인에이블 신호에 응답하여 워드라인을 상기 구동 전압 레벨로 인에이블시키는 구동부, 및 상기 메인 워드라인 인에이블 신호에 응답하여 상기 워드라인을 음의 전압단 또는 접지 전압단에 선택적으로 연결시키는 선택 디스차지부를 포함한다.The word line driver circuit of the semiconductor memory device according to an exemplary embodiment of the present invention may include a driving voltage supply unit configured to output a pumping voltage as a driving voltage in response to a sub word line enable signal, and generate a word line in response to a main word line enable signal. A driver for enabling a driving voltage level, and a selective discharge unit for selectively connecting the word line to a negative voltage terminal or a ground voltage terminal in response to the main word line enable signal.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 워드라인 구동 회로는 워드라인 인에이블 신호가 인에이블되면 구동 전압 레벨로 워드라인을 풀업시키는 풀업용 드라이버, 및 상기 워드라인 인에이블 신호가 디스에이블되면 소정 시간동안 상기 워드라인을 제 1 풀다운 능력으로 풀다운시키고 소정 시간이후 제 2 풀다운 능력으로 상기 워드라인을 풀다운시키는 가변 풀다운용 드라이버를 포함한다.According to another exemplary embodiment of the present invention, a word line driver circuit of a semiconductor memory device may include a pull-up driver that pulls up a word line to a driving voltage level when a word line enable signal is enabled, and a word line enable signal when the word line enable signal is disabled. And a variable pull-down driver for pulling down the word line to a first pull-down capability for a predetermined time and pulling down the word line to a second pull-down capability after a predetermined time.

본 발명에 따른 반도체 메모리 장치의 워드라인 구동 회로는 인에이블된 워드라인이 디스에이블되는 데 걸리는 시간을 종래보다 짧게 구현할 수 있어 반도체 메모리 장치의 고속화 동작에 이점이 있다.The word line driving circuit of the semiconductor memory device according to the present invention can realize a shorter time required for the disabled word line to be disabled than in the related art, which is advantageous in the high speed operation of the semiconductor memory device.

본 발명의 실시예에 따른 반도체 메모리 장치의 워드라인 구동 회로는 도 2에 도시된 바와 같이, 구동 전압 공급부(100), 구동부(200), 및 선택 디스차지부(300)를 포함한다.As shown in FIG. 2, the word line driving circuit of the semiconductor memory device according to the embodiment of the present invention includes a driving voltage supply unit 100, a driving unit 200, and a selection discharge unit 300.

상기 구동 전압 공급부(100)는 서브 워드라인 인에이블 신호(FXb)가 인에이블되면 펌핑 전압(VPP)을 구동 전압(V_drv)으로서 출력한다.The driving voltage supply unit 100 outputs the pumping voltage VPP as the driving voltage V_drv when the sub word line enable signal FXb is enabled.

상기 구동부(200)는 메인 워드라인 인에이블 신호(MWLb)가 인에이블되면 상기 구동 전압(V_drv) 레벨로 워드라인(WL)을 인에이블시킨다.The driver 200 enables the word line WL to the driving voltage level V_drv when the main word line enable signal MWb is enabled.

상기 선택 디스차지부(300)는 상기 메인 워드라인 인에이블 신호(MWLb)에 응답하여 상기 워드라인(WL)을 음의 전압단(VBB) 또는 접지 전압단(VSS)에 선택 적으로 연결시킨다. 이때, 상기 구동부(200), 상기 선택 디스차지부(300), 및 상기 워드라인(WL)은 제 1 노드(node_A)에 공통 연결된다.The select discharge unit 300 selectively connects the word line WL to a negative voltage terminal VBB or a ground voltage terminal VSS in response to the main word line enable signal MWLb. In this case, the driving unit 200, the selection discharge unit 300, and the word line WL are commonly connected to the first node node_A.

상기 구동 전압 공급부(100)는 상기 서브 워드라인 인에이블 신호(FXb)가 로우 레벨로 인에이블되면 상기 펌핑 전압(VPP)을 상기 구동 전압(V_drv)으로서 출력한다. 한편, 상기 구동 전압 공급부(100)는 상기 서브 워드라인 인에이블 신호(FXb)가 하이 레벨로 디스에이블되면 상기 구동 전압(V_drv)은 접지 전압(VSS) 레벨이 된다.The driving voltage supply unit 100 outputs the pumping voltage VPP as the driving voltage V_drv when the sub word line enable signal FXb is enabled at a low level. Meanwhile, when the sub word line enable signal FXb is disabled to the high level, the driving voltage supply unit 100 becomes the ground voltage VSS level.

상기 구동 전압 공급부(100)는 도 3에 도시된 바와 같이, 제 1 트랜지스터(P11) 및 제 2 트랜지스터(N11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이 트에 상기 서브 워드라인 인에이블 신호(FXb)를 입력 받고 소오스에 펌핑 전압(VPP)을 인가 받는다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 서브 워드라인 인에이블 신호(FXb)를 입력 받고 드레인에 상기 제 1 트랜지스터(P11)의 드레인이 연결되며 소오스에 접지 전압단(VSS)이 연결된다. 이때, 상기 제 1 트랜지스터(P11)와 상기 제 2 트랜지스터(N11)가 연결된 노드에서 상기 구동 전압(V_drv)이 출력된다.As shown in FIG. 3, the driving voltage supply unit 100 includes a first transistor P11 and a second transistor N11. The first transistor P11 receives the sub word line enable signal FXb at a gate and receives a pumping voltage VPP at a source. The second transistor N11 receives the sub word line enable signal FXb at a gate thereof, a drain of the first transistor P11 is connected to a drain thereof, and a ground voltage terminal VSS is connected to a source thereof. In this case, the driving voltage V_drv is output at the node where the first transistor P11 and the second transistor N11 are connected.

상기 구동부(200)는 상기 메인 워드라인 인에이블 신호(MWLb)가 로우 레벨로 인에이블되면 상기 제 1 노드(node_A)에 상기 구동 전압(V_drv)을 인가시킴으로써, 상기 워드라인(WL)을 상기 구동 전압(V_drv) 레벨로 인에이블 시킨다. 이때, 상기 구동부(200)는 상기 워드라인(WL)의 전압 레벨을 상승시킴으로 풀업용 드라이버라고 할 수 있다.The driver 200 applies the driving voltage V_drv to the first node node_A when the main word line enable signal MWLb is enabled at a low level, thereby driving the word line WL. Enable to voltage (V_drv) level. In this case, the driver 200 may be referred to as a pull-up driver by increasing the voltage level of the word line WL.

상기 구동부(200)는 도 4에 도시된 바와 같이, 제 3 트랜지스터(P21)를 포함한다. 상기 제 3 트랜지스터(P21)는 게이트에 상기 메인 워드라인 인에이블 신호(MWLb)가 입력되고 소오스에 상기 구동 전압(V_drv)을 인가 받으며 드레인에 상기 제 1 노드(node_A)가 연결된다. As shown in FIG. 4, the driver 200 includes a third transistor P21. In the third transistor P21, the main word line enable signal MWLb is input to a gate, the driving voltage V_drv is applied to a source, and the first node node_A is connected to a drain.

상기 선택 디스차지부(300)는 상기 메인 워드라인 인에이블 신호(MWLb)가 하이 레벨로 디스에이블되면 소정시간동안 상기 워드라인(WL)과 음의 전압단(VBB)을 연결시키고, 소정시간이후 상기 워드라인(WL)과 접지 전압단(VSS)을 연결시킨다.The select discharge unit 300 connects the word line WL and the negative voltage terminal VBB for a predetermined time when the main word line enable signal MWbb is disabled at a high level, and then after a predetermined time. The word line WL is connected to the ground voltage terminal VSS.

상기 선택 디스차지부(300)는 상기 구동 전압(V_drv) 레벨로 인에이블된 상기 워드라인(WL)을 소정 시간동안 상기 음의 전압단(VBB)과 연결시켜 상기 워드라 인(WL)의 전압 레벨을 풀다운시킨다. 또한 소정시간이후 상기 워드라인(WL)을 접지 전압단(VSS)과 연결시켜 상기 워드라인(WL)의 전압 레벨을 풀다운시킨다. 상기 워드라인(WL)이 접지 전압단(VSS)과 연결되었을 때보다 상기 음의 전압단(VBB)과 연결되었을 때 상기 워드라인(WL)의 전압 레벨이 낮아지는 전압 강하율 즉, 풀다운 능력이 더 크다. 따라서 상기 선택 디스차지부(300)는 상기 워드라인(WL)이 상기 음의 전압단(VBB)과 연결되었을 때 제 1 풀다운 능력으로 상기 워드라인(WL)을 풀다운시키고, 상기 워드라인(WL)이 접지 전압단(VSS)과 연결되었을 때 제 2 풀다운 능력으로 상기 워드라인(WL)을 풀다운시킨다고 할 수 있다. 이때, 상기 제 1 풀다운 능력은 상기 제 2 풀다운 능력보다 크다. 따라서 상기 선택 디스차지부(300)는 상기 메인 워드라인 인에이블 신호(MWLb)가 디스에이블되면 서로 다른 크기의 풀다운 능력으로 상기 워드라인(WL)을 풀다운 시킴으로 가변 풀다운용 드라이버라고 할 수 있다.The select discharge unit 300 connects the word line WL enabled at the driving voltage V_drv level with the negative voltage terminal VBB for a predetermined time, so that the voltage of the word line WL is reduced. Pull down the level. After a predetermined time, the word line WL is connected to the ground voltage terminal VSS to pull down the voltage level of the word line WL. When the word line WL is connected to the negative voltage terminal VBB, the voltage drop rate of the word line WL becomes lower when the word line WL is connected to the negative voltage terminal VBB. Big. Accordingly, the select discharge unit 300 pulls down the word line WL with a first pull-down capability when the word line WL is connected to the negative voltage terminal VBB and the word line WL. When connected to the ground voltage terminal VSS, the word line WL may be pulled down by the second pull-down capability. In this case, the first pulldown capability is greater than the second pulldown capability. Therefore, when the main word line enable signal MWLb is disabled, the select discharge unit 300 may be referred to as a variable pull-down driver by pulling down the word line WL with different pull-down capability.

상기 선택 디스차지부(300)는 노드 연결부(310), 펄스 생성부(320), 및 선택부(330)를 포함한다.The select discharge unit 300 includes a node connector 310, a pulse generator 320, and a selector 330.

상기 노드 연결부(310)는 상기 메인 워드라인 인에이블 신호(MWLb) 및 상기 서브 워드라인 인에이블 신호(FXb) 중 하나라도 하이 레벨로 디스에이이블되면 상기 제 1 노드(node_A)와 제 2 노드(node_B)를 연결시킨다.The node connector 310 may disable the first node node_A and the second node when any one of the main word line enable signal MWbb and the sub word line enable signal FXb is disabled at a high level. connect node_B).

상기 노드 연결부(310)는 제 4 및 제 5 트랜지스터(N31, N32)를 포함한다. 상기 제 4 트랜지스터(N31)는 소오스와 드레인이 상기 제 1 노드(node_A)와 상기 제 2 노드(node_B)에 연결되고 게이트에 상기 메인 워드라인 인에이블 신호(MWLb) 가 입력된다. 상기 제 5 트랜지스터(N32)는 소오스와 드레인이 상기 제 1 노드(node_A)와 상기 제 2 노드(node_B)에 연결되고 게이트에 상기 서브 워드라인 인에이블 신호(FXb)가 입력된다.The node connector 310 includes fourth and fifth transistors N31 and N32. A source and a drain of the fourth transistor N31 are connected to the first node node_A and the second node node_B, and the main word line enable signal MWLb is input to a gate. A source and a drain of the fifth transistor N32 are connected to the first node node_A and the second node node_B, and the sub word line enable signal FXb is input to a gate.

상기 펄스 생성부(320)는 상기 메인 워드라인 인에이블 신호(MWLb)가 하이 레벨로 디스에이블되면 소정 시간 인에이블되는 펄스(pulse)를 생성한다. 이때, 상기 펄스 생성부(320)는 상기 펄스(pulse)의 반대 위상을 갖는 반전 펄스(pulseb) 또한 생성한다.The pulse generator 320 generates a pulse that is enabled for a predetermined time when the main word line enable signal MWLb is disabled at a high level. In this case, the pulse generator 320 also generates an inverted pulse having a phase opposite to that of the pulse.

상기 펄스 생성부(320)는 지연기(delay), 제 1 및 제 2 인버터(IV31, IV32), 및 낸드 게이트(ND31)를 포함한다. 상기 지연기(delay)는 상기 메인 워드라인 인에이블 신호(MWLb)를 입력 받는다. 상기 제 1 인버터(IV31)는 상기 지연기(delay)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND31)는 상기 메인 워드라인 인에이블 신호(MWLb)와 상기 제 1 인버터(IV31)의 출력 신호를 입력 받아 상기 반전 펄스(pulseb)를 출력한다. 상기 제 2 인버터(IV32)는 상기 반전 펄스(pulseb)를 입력 받아 상기 펄스(pulse)를 출력한다.The pulse generator 320 includes a delay, first and second inverters IV31 and IV32, and a NAND gate ND31. The delay receives the main word line enable signal MWLb. The first inverter IV31 receives an output signal of the delay. The NAND gate ND31 receives the main word line enable signal MWLb and the output signal of the first inverter IV31 and outputs the inverted pulse. The second inverter IV32 receives the inverted pulse pulses and outputs the pulses.

상기 선택부(330)는 상기 펄스(pulse)가 하이 레벨로 인에이블된 구간동안 상기 제 2 노드(node_B)를 상기 음의 전압단(VBB)에 연결한다. 또한 상기 반전 펄스(pulseb)가 하이 레벨로 인에이블된 구간동안 상기 제 2 노드(node_B)를 접지 전압단(VSS)에 연결시킨다.The selector 330 connects the second node node_B to the negative voltage terminal VBB during a period in which the pulse is enabled at a high level. Also, the second node node_B is connected to the ground voltage terminal VSS during the period in which the inversion pulse pulseb is enabled at the high level.

상기 선택부(330)는 제 1 연결부(331), 및 제 2 연결부(332)를 포함한다.The selector 330 includes a first connector 331 and a second connector 332.

상기 제 1 연결부(331)는 상기 펄스(pulse)가 하이 레벨로 인에이블된 구간 동안 상기 제 2 노드(node_B)를 상기 음의 전압단(VBB)에 연결한다. The first connector 331 connects the second node node_B to the negative voltage terminal VBB during a period where the pulse is enabled at a high level.

상기 제 1 연결부(331)는 제 6 트랜지스터(N33)를 포함한다. 상기 제 6 트랜지스터(N33)는 게이트에 상기 펄스(pulse)를 입력 받고 드레인에 상기 제 2 노드(node_B)가 연결되며 소오스에 상기 음의 전압단(VBB)이 연결된다. The first connector 331 includes a sixth transistor N33. The sixth transistor N33 receives the pulse from a gate, the second node node_B is connected to a drain, and the negative voltage terminal VBB is connected to a source.

상기 제 2 연결부(332)는 상기 반전 펄스(pulseb)가 하이 레벨로 인에이블된 구간동안 상기 제 2 노드(node_B)를 접지 전압단(VSS)에 연결한다.The second connector 332 connects the second node node_B to the ground voltage terminal VSS during the period in which the inversion pulse pulseb is enabled at a high level.

상기 제 2 연결부(332)는 제 7 트랜지스터(N34)를 포함한다. 상기 제 7 트랜지스터(N34)는 게이트에 상기 반전 펄스(pulseb)를 입력 받고 드레인에 상기 제 2 노드(node_B)가 연결되며 소오스에 접지 전압단(VSS)이 연결된다.The second connector 332 includes a seventh transistor N34. The seventh transistor N34 receives the inversion pulse pulseb at a gate thereof, the second node node_B is connected to a drain thereof, and a ground voltage terminal VSS is connected to a source thereof.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 워드라인 구동 회로는 다음과 같이 동작한다.The word line driver circuit of the semiconductor memory device according to the embodiment configured as described above operates as follows.

서브 워드라인 인에이블 신호(FXb)가 로우 레벨로 인에이블되면 펌핑 전압(VPP)이 구동 전압(V_drv)으로서 출력된다.When the sub word line enable signal FXb is enabled at the low level, the pumping voltage VPP is output as the driving voltage V_drv.

메인 워드라인 인에이블 신호(MWLb)가 로우 레벨로 인에이블되면 상기 구동 전압(V_drv) 레벨로 워드라인(WL)이 인에이블된다. 즉, 상기 워드라인(WL)은 상기 펌핑 전압(VPP) 레벨로 인에이블된다.When the main word line enable signal MWLb is enabled at the low level, the word line WL is enabled at the driving voltage V_drv level. That is, the word line WL is enabled at the pumping voltage VPP level.

상기 메인 워드라인 인에이블 신호(MWLb) 및 상기 서브 워드라인 인에이블 신호(FXb)중 하나라도 디스에이블되면 상기 워드라인(WL)과 연결된 제 1 노드(node_A)가 제 2 노드(node_B)가 연결된다. When at least one of the main word line enable signal MWbb and the sub word line enable signal FXb is disabled, a first node node_A connected to the word line WL is connected to a second node node_B. do.

상기 메인 워드라인 인에이블 신호(MWLb)가 하이 레벨로 디스에이블되면 펄 스(pulse)가 생성된다.When the main word line enable signal MWLb is disabled to a high level, a pulse is generated.

상기 펄스(pulse)의 인에이블 구간동안 상기 제 2 노드(node_B)는 음의 전압(VBB)과 연결되고, 상기 펄스(pulse)가 디스에이블되면 즉, 반전 펄스(pulseb)가 인에이블되면 상기 제 2 노드(node_B)는 접지 전압단(VSS)과 연결된다.During the enable period of the pulse, the second node node_B is connected with a negative voltage VBB, and when the pulse is disabled, that is, when the inversion pulse is enabled, the second node node_B The two node node_B is connected to the ground voltage terminal VSS.

결국, 상기 펌핑 전압(VPP) 레벨로 인에이블된 상기 워드라인(WL)이 접지 레벨(VSS) 레벨로 디스에이블될 때, 상기 워드라인(WL)은 상기 메인 워드라인 인에이블 신호(MWLb)가 디스에이블되고 소정시간동안 상기 음의 전압단(VBB)과 연결되고, 소정시간이후 상기 워드라인(WL)은 접지 전압단(VSS)과 연결된다.As a result, when the word line WL enabled at the pumping voltage VPP level is disabled at the ground level VSS level, the word line WL is configured to receive the main word line enable signal MWLb. The word line WL is disabled and connected to the negative voltage terminal VBB for a predetermined time, and the word line WL is connected to the ground voltage terminal VSS after a predetermined time.

따라서, 상기 펌핑 전압(VPP) 레벨로 인에이블된 상기 워드라인(WL)은 종래보다 빨리 접지 레벨로 디스에이블될 수 있다.Therefore, the word line WL enabled at the pumping voltage VPP level may be disabled to the ground level faster than before.

본 발명에 따른 반도체 메모리 장치의 워드라인 구동 회로는 종래 기술에 비해 인에이블된 워드라인을 빨리 디스에이블시킴으로 반도체 메모리 장치의 고속화 동작에 이점이 있다.The word line driving circuit of the semiconductor memory device according to the present invention has an advantage in speeding up the operation of the semiconductor memory device by disabling the enabled word line faster than in the related art.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래 기술에 따른 반도체 메모리 장치의 워드라인 구동 회로의 상세 회로도,1 is a detailed circuit diagram of a word line driving circuit of a semiconductor memory device according to the prior art;

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 워드라인 구동 회로의 구성도,2 is a block diagram of a word line driving circuit of a semiconductor memory device according to an embodiment of the present invention;

도 3은 도 2의 구동 전압 공급부의 상세 구성도,3 is a detailed configuration diagram of the driving voltage supply unit of FIG. 2;

도 4는 도 2의 구동부의 상세 구성도,4 is a detailed configuration diagram of the driving unit of FIG. 2;

도 6은 도 2의 선택 디스차지부의 상세 구성도이다.FIG. 6 is a detailed configuration diagram of the select discharge unit of FIG. 2.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 구동 전압 공급부 200: 구동부100: driving voltage supply unit 200: driving unit

300: 선택 디스차지부300: optional discharge unit

Claims (11)

서브 워드라인 인에이블 신호에 응답하여 펌핑 전압을 구동 전압으로서 출력하는 구동 전압 공급부;A driving voltage supply unit configured to output a pumping voltage as a driving voltage in response to the sub word line enable signal; 메인 워드라인 인에이블 신호에 응답하여 워드라인을 상기 구동 전압 레벨로 인에이블시키는 구동부; 및A driver configured to enable a word line to the driving voltage level in response to a main word line enable signal; And 상기 메인 워드라인 인에이블 신호에 응답하여 상기 워드라인을 음의 전압단 또는 접지 전압단에 선택적으로 연결시키는 선택 디스차지부를 포함하며,And a select discharge unit for selectively connecting the word line to a negative voltage terminal or a ground voltage terminal in response to the main word line enable signal. 상기 선택 디스차지부는 상기 메인 워드라인 인에이블 신호가 디스에이블되면 소정 시간동안 상기 음의 전압단과 상기 워드라인을 연결시키고, 소정 시간이후 상기 접지 전압단과 상기 워드라인을 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로.The select discharge unit connects the negative voltage terminal and the word line for a predetermined time when the main word line enable signal is disabled, and connects the ground voltage terminal and the word line after a predetermined time. Wordline drive circuit in the device. 제 1 항에 있어서,The method of claim 1, 상기 구동부는The driving unit 상기 메인 워드라인 인에이블 신호가 인에이블되면 상기 워드라인을 상기 구동 전압 레벨로 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로.And when the main word line enable signal is enabled, enable the word line to the driving voltage level. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 선택 디스차지부는The select discharge unit 상기 메인 워드라인 인에이블 신호가 디스에이블되면 펄스를 생성하는 펄스 생성부, 및A pulse generator configured to generate a pulse when the main word line enable signal is disabled, and 상기 펄스에 응답하여 상기 워드라인에 상기 음의 전압단 또는 상기 접지 전압단을 선택적으로 연결시키는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로. And a selector for selectively connecting the negative voltage terminal or the ground voltage terminal to the word line in response to the pulse. 제 4 항에 있어서,The method of claim 4, wherein 상기 선택부는The selection unit 상기 펄스의 인에이블 구간동안 상기 워드라인과 상기 음의 전압단을 연결시키는 제 1 연결부, 및A first connection part connecting the word line and the negative voltage terminal during an enable period of the pulse, and 상기 펄스의 디스에이블 구간동안 상기 워드라인과 상기 접지 전압단을 연결시키는 제 2 연결부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로.And a second connection part connecting the word line and the ground voltage terminal during the disable period of the pulse. 제 5 항에 있어서,The method of claim 5, wherein 상기 선택 디스차지부는The select discharge unit 상기 워드라인과 상기 선택 디스차지부를 연결시키는 노드 연결부를 더 포함하며,A node connection unit connecting the word line and the selection discharge unit; 상기 노드 연결부는 상기 메인 워드라인 인에이블 신호 또는 상기 서브 워드라인 인에이블 신호중 어느 하나라도 디스에이블되면 상기 워드라인과 상기 선택 디스차지부를 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로.And the node connection unit connects the word line and the selection discharge unit when any one of the main word line enable signal and the sub word line enable signal is disabled. 워드라인 인에이블 신호가 인에이블되면 구동 전압 레벨로 워드라인을 풀업시키는 풀업용 드라이버; 및A pull-up driver for pulling up the word line to a driving voltage level when the word line enable signal is enabled; And 상기 워드라인 인에이블 신호가 디스에이블되면 소정 시간동안 상기 워드라인을 제 1 풀다운 능력으로 풀다운시키고 소정 시간이후 제 2 풀다운 능력으로 상기 워드라인을 풀다운시키는 가변 풀다운용 드라이버를 포함하며,And a variable pull-down driver that pulls down the word line to a first pull-down capability for a predetermined time when the word line enable signal is disabled, and pulls down the word line to a second pull-down capability after a predetermined time. 상기 가변 풀다운용 드라이버는 상기 워드라인과 상기 가변 풀다운용 드라이버를 연결시키는 노드 연결부를 더 포함하고, 상기 노드 연결부는 상기 워드라인 인에이블 신호가 디스에이블되면 상기 워드라인과 상기 가변 풀다운용 드라이버를 연결시키며,The variable pull-down driver further includes a node connection unit connecting the word line and the variable pull-down driver, and the node connection unit connects the word line and the variable pull-down driver when the word line enable signal is disabled. And 상기 가변 풀다운용 드라이버는 상기 워드라인 인에이블 신호가 디스에이블되면 펄스를 생성하는 펄스 생성부, 및 상기 펄스의 인에이블 구간동안 상기 워드라인을 상기 제 1 풀다운 능력으로 풀다운시키는 제 1 풀다운부, 및 상기 펄스의 디스에이블 구간동안 상기 워드라인을 상기 제 2 풀다운 능력으로 풀다운시키는 제 2 풀다운부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로.The variable pull-down driver may include a pulse generator configured to generate a pulse when the word line enable signal is disabled, a first pull down unit configured to pull down the word line to the first pull-down capability during the enable period of the pulse; And a second pull-down unit which pulls down the word line to the second pull-down capability during the disable period of the pulse. 삭제delete 삭제delete 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 풀다운부는The first pull down part 상기 펄스의 인에이블 구간동안 상기 워드라인을 음의 전압단과 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로.And the word line is coupled to a negative voltage terminal during the enable period of the pulse. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 풀다운부는The second pull down part 상기 펄스의 디스에이블 구간동안 상기 워드라인을 접지 전압단과 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동 회로.And the word line is coupled to a ground voltage terminal during the disable period of the pulse.
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