KR100687877B1 - Active Core Voltage Driver Control Circuit - Google Patents

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Abstract

본 발명은 소정 뱅크가 액티브될 때 인에이블되는 뱅크 액티브 신호에 의해 제 1 전압레벨이 되고, 상기 뱅크의 비트라인이 프리챠지 될때 인에이블되는 뱅크 비트라인 프리챠지 신호에 의해 제 2 전압레벨로 천이되는 뱅크 코아전압 제어신호를 발생하는 뱅크 코아전압 제어부와; 라이트 시 인에이블되는 라이트 동작 감지신호에 의해 제 1 전압레벨이 되고, 라이트 또는 리드 동작이 끝난 후 인에이블되는 동작 종료 감지신호에 의해 제 2 전압레벨로 천이되는 라이트 동작 감지신호를 발생하는 라이트 동작 감지부와; 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받되, 이 중 어느 하나의 신호만 입력되어도 액티브 코아전압 드라이버를 동작시키는 액티브 코아전압 드라이버 제어신호를 발생하는 논리 회로부를 포함하여 구성되는 액티브 코아전압 드라이버 제어회로에 관한 것이다.The invention transitions to a first voltage level by a bank active signal that is enabled when a given bank is active, and transitions to a second voltage level by a bank bitline precharge signal that is enabled when a bit line of the bank is precharged. A bank core voltage controller configured to generate a bank core voltage control signal; The light operation which becomes the first voltage level by the light operation detection signal enabled at the time of write and generates the light motion detection signal which is transitioned to the second voltage level by the operation end detection signal enabled after the end of the write or read operation. A sensing unit; An active signal configured to receive an output signal of the bank core voltage controller and the write operation detection unit, and generate an active core voltage driver control signal for operating an active core voltage driver even when only one of the signals is input thereto; It relates to a core voltage driver control circuit.

액티브, 코아전압, 드라이버 제어회로 Active, core voltage, driver control circuit

Description

액티브 코아전압 드라이버 제어회로{Active Core Voltage Driver Control Circuit}Active Core Voltage Driver Control Circuit

도 1은 종래 기술에 따른 읽기(Read), 쓰기(Write), 프리챠지(precharge)시 데이터 입출력 라인의 전위를 나타낸 동작 타이밍도이다.1 is an operation timing diagram illustrating a potential of a data input / output line during read, write, and precharge according to the prior art.

도 2는 종래 기술에 따른 액티브 코아전압(Vcore) 드라이버 제어 회로도이다.2 is an active core voltage (Vcore) driver control circuit diagram according to the prior art.

도 3은 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어 회로도이다.3 is an active core voltage (Vcore) driver control circuit diagram according to the present invention.

도 4는 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어회로의 동작 타이밍도이다.4 is an operation timing diagram of an active core voltage (Vcore) driver control circuit according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

100 : 뱅크 코아전압 제어부 110 : 라이트 동작 감지부100: bank core voltage control unit 110: light motion detection unit

120 : 논리 회로부 130 : 펄스폭 조절부120: logic circuit portion 130: pulse width adjusting portion

본 발명은 액티브 코아전압 드라이버 제어(active Vcore driver control)회로에 관한 것으로, 특히 디램(DRAM)에서 데이터(data)를 읽을 때와 데이터를 쓸 때의 코아전압(Vcore: 내부 전원전압)의 소모량이 큰 차이를 보일 경우 라이트(write)와 리드(read) 시에 동작하는 코아전압(Vcore) 드라이버의 수를 달리하여 코아전압(Vcore)을 효율적으로 구동시키는 액티브 코아전압(Vcore) 드라이버 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active core voltage driver control circuit, and in particular, the consumption of core voltage (Vcore: internal power supply voltage) when reading data and writing data from a DRAM. When there is a big difference, the active core voltage driver control circuit for efficiently driving the core voltage Vcore by varying the number of core voltage drivers operating at the time of writing and reading. will be.

일반적으로, 디램(DRAM)의 데이터를 입출력하는 라인은 입력 혹은 출력되는 데이터의 값에 따라 라인에 걸리는 전압의 전위가 달라진다. 디램(DRAM)에 읽거나 쓰는 작업이 끝나면 이러한 모든 입출력 라인을 특정한 레벨의 전압으로 만들어 주게되며, 이러한 과정을 입출력 라인의 프리챠지(precharge)라고 한다. 입출력 라인의 프리챠지 전위로 비트라인 프리챠지 전압(Vblp)을 주로 사용한다. 이때, 프리챠지 전압(Vblp)의 전위는 코아전압(Vcore)의 절반 값을 가진다.In general, a line for inputting / outputting data of a DRAM has a potential of a voltage applied to the line according to the value of input or output data. After reading or writing to DRAM, all of these I / O lines are made to a certain level of voltage. This process is called precharge of I / O lines. The bit line precharge voltage Vblp is mainly used as the precharge potential of the input / output line. At this time, the potential of the precharge voltage Vblp has a half value of the core voltage Vcore.

입출력 라인을 비트라인 프리챠지 전압(Vblp)으로 프리차지하는 경우, 디램(DRAM)에서 데이터를 읽을 때는 입출력 라인이 프리챠지 레벨보다 0.1V 내지 0.2V 정도 작거나 큰 값을 가지고 이를 감지 증폭기(sense Amp.)를 이용하여 증폭시킨 후 읽게 된다. 반면에, 디램(DRAM)에 데이터를 쓸 경우에는 데이터에 따라 입출력 라인이 코아전압(Vcore) 혹은 접지전압(Vss)의 값까지 벌어지게 된다. When the input / output line is precharged with the bit line precharge voltage Vblp, when reading data from the DRAM, the input / output line has a value of 0.1V to 0.2V smaller or larger than the precharge level and is sensed. After amplification using.) On the other hand, when data is written to the DRAM, the input / output line expands to the core voltage Vcore or the ground voltage Vss depending on the data.

도 1은 프리챠지 전압(Vblp)으로 입출력 라인을 프리챠지 해주는 경우에 리드(read), 라이트(write), 프리챠지시에 데이터 입출력 라인의 전위를 나타내고 있 다. FIG. 1 shows potentials of data input / output lines during read, write, and precharge when the input / output line is precharged with the precharge voltage Vblp.

도 1에 도시된 바와 같이, 라이트(write)시에는 프리챠지 전압(Vblp)의 전위를 가지는 입출력 라인을 코아전압(Vcore)까지 올려주어야 하기 때문에 데이터를 읽을 때에 비하여 코아전압(Vcore)의 소모량이 급격하게 증가한다. 따라서, 데이터 라이트(data write)시 코아전압(Vcore)의 값이 떨어지지 않게 하기 위해서 코아전압(Vcore)을 구동하는 드라이버의 크기가 커지게 된다.As shown in FIG. 1, since the input / output line having the potential of the precharge voltage Vblp must be raised to the core voltage Vcore at the time of writing, the consumption amount of the core voltage Vcore is higher than that of reading data. Increase sharply. Therefore, in order to prevent the core voltage Vcore from falling during data write, the size of the driver for driving the core voltage Vcore is increased.

코아전압(Vcore) 드라이버는 일반적으로 디램(DRAM)이 동작하고 있을 때, 즉 워드라인이 높은 전위를 가지고 있어서 셀(cell)의 데이터에 접근이 가능할 때 구동하는 액티브 드라이버(active driver)와 항상 동작하고 있는 스탠바이 드라이버(standby driver)로 나누어진다. 또한, 액티브 드라이버는 특정 뱅크(bank)가 액티브 되었는가에 따라 구동을 시키게 된다.The core voltage (Vcore) driver generally operates with an active driver that runs when a DRAM is in operation, that is, when a word line has a high potential to access data in a cell. It is divided into standby drivers. In addition, the active driver is driven according to whether a particular bank is active.

도 2는 종래 기술에 따른 액티브 코아전압(Vcore) 드라이버 제어회로의 회로도이다. 여기에서, ratvbp<0> 신호는 0번 뱅크(bank)가 액티브될 때 '로우' 펄스가 되며, rpcgbp<0> 신호는 0번 뱅크의 비트라인이 프리챠지 될때 '로우' 펄스가 된다. 그리고, 펄스폭 조절부(10)는 펄스의 폭을 늘려주는 역할을 한다. 또한, 맨 끝단의 신호인 vcoreactb<0>가 '로우'가 되면 0번 뱅크의 코어 전압을 구동해 주는 액티브 드라이버가 동작하게 된다.2 is a circuit diagram of an active core voltage (Vcore) driver control circuit according to the prior art. Here, the ratvbp <0> signal becomes a 'low' pulse when the bank 0 is activated, and the rpcgbp <0> signal becomes a 'low' pulse when the bit line of the bank 0 is precharged. And, the pulse width adjusting unit 10 serves to increase the width of the pulse. Also, when vcoreactb <0>, the last signal, becomes 'low', an active driver that drives the core voltage of bank 0 is operated.

따라서, 0번 뱅크(bank)가 액티브(active)가 되면 vcoreactb<0> 신호가 접지전압(Vss)이 되어 해당 뱅크의 액티브 코아전압(Vcore) 드라이버를 동작시키며, 액티브가 끝난 후 비트라인이 프리챠지가 되면 상기 펄스폭 조절부(10)에 의하여 딜 레이(delay)되는 일정 시간 후에 vcoreactb<0>가 전원전압(Vdd)이 되어 액티브 코아전압(Vcore) 드라이버가 동작을 멈추게 된다. 각각의 뱅크마다 위와 같은 제어 회로를 가지고 있게 되며, 독립적으로 동작하게 된다. 따라서 일반적으로 한 뱅크(bank)가 액티브될 때, 다른 뱅크의 액티브 코아전압(Vcore) 드라이버는 구동하지 않는다.Therefore, when bank 0 is active, the vcoreactb <0> signal becomes the ground voltage Vss to operate the active core voltage driver of the corresponding bank. When charged, vcoreactb <0> becomes the power supply voltage Vdd after a predetermined time delayed by the pulse width adjusting unit 10, and the active core voltage Vcore driver stops operating. Each bank will have the same control circuitry and operate independently. Therefore, in general, when one bank is activated, the active core voltage Vcore driver of the other bank is not driven.

하지만, 이와 같은 제어 방식에서는 리드(read)와 라이트(write)때 같은 구동력을 가지므로 라이트를 하지 않고 액티브와 리드(read)만 하는 경우에 코아전압(Vcore) 드라이버의 큰 구동력으로 인하여 코아전압(Vcore)의 값이 필요 이상으로 증가하게 되며, 라이트 때 필요한 큰 구동력을 얻기 위하여 코아전압(Vcore)의 드라이버가 디램(DRAM)에서 차지하는 면적이 크게 늘어나는 문제점이 있었다. 따라서, 이전의 코아전압(Vcore) 드라이버와 같이 데이터를 읽을 때와 쓸 때의 코아전압(Vcore)의 구동력을 같게 하는 것보다 데이터를 쓸때 더 많은 전류를 구동하게 하는 방식이 필요하다.However, in this control method, since the same driving force is used during read and write, the core voltage (V core) is increased due to the large driving force of the core driver when only active and read without writing. The value of Vcore is increased more than necessary, and the area of the core of the core voltage (Vcore) occupies in the DRAM in order to obtain a large driving force necessary for writing. Therefore, there is a need for a method of driving more current when writing data than by equalizing the driving force of the core voltage Vcore at the time of reading and writing the data, as in the previous core voltage (Vcore) driver.

따라서, 본 발명이 이루고자 하는 기술적 과제는 라이트(write)와 리드(read) 때 동작하는 액티브 코아전압(Vcore) 드라이버의 수를 변화시켜 전류 소모량에 따라 효과적으로 코아전압(Vcore) 드라이버를 구동시킴으로써, 코아전압(Vcore) 드라이버의 크기를 줄일 뿐만 아니라 코아전압(Vcore)의 소모량이 작을 때 드라이버의 크기가 너무 커지면서 코아전압(Vcore)의 전위가 상승하는 현상을 방지 할 수 있는 액티브 코아전압(Vcore) 드라이버 제어회로를 제공하는데 있다.Therefore, the technical problem to be achieved by the present invention is to change the number of active core voltage (Vcore) driver operating during write (write) and read (read) by driving the core voltage (Vcore) driver effectively according to the current consumption, In addition to reducing the size of the Vcore driver, the active core voltage driver can prevent the potential of the core voltage from rising as the size of the driver becomes too large when the core voltage is low. To provide a control circuit.

상기 기술적 과제를 달성하기 위하여, 본 발명은 소정 뱅크가 액티브될 때 인에이블되는 뱅크 액티브 신호에 의해 제 1 전압레벨이 되고, 상기 뱅크의 비트라인이 프리챠지 될때 인에이블되는 뱅크 비트라인 프리챠지 신호에 의해 제 2 전압레벨로 천이되는 뱅크 코아전압 제어신호를 발생하는 뱅크 코아전압 제어부와; 라이트 시 인에이블되는 라이트 동작 감지신호에 의해 제 1 전압레벨이 되고, 라이트 또는 리드 동작이 끝난 후 인에이블되는 동작 종료 감지신호에 의해 제 2 전압레벨로 천이되는 라이트 동작 감지신호를 발생하는 라이트 동작 감지부와; 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받되, 이 중 어느 하나의 신호만 입력되어도 액티브 코아전압 드라이버를 동작시키는 액티브 코아전압 드라이버 제어신호를 발생하는 논리 회로부를 포함하여 구성되는 액티브 코아전압 드라이버 제어회로를 제공한다.In order to achieve the above technical problem, the present invention provides a bank bit line precharge signal, which becomes a first voltage level by a bank active signal that is enabled when a predetermined bank is activated, and is enabled when the bit line of the bank is precharged. A bank core voltage control unit for generating a bank core voltage control signal transitioned to the second voltage level by the bank core voltage control signal; The light operation which becomes the first voltage level by the light operation detection signal enabled at the time of write and generates the light motion detection signal which is transitioned to the second voltage level by the operation end detection signal enabled after the end of the write or read operation. A sensing unit; An active signal configured to receive an output signal of the bank core voltage controller and the write operation detection unit, and generate an active core voltage driver control signal for operating an active core voltage driver even when only one of the signals is input thereto; A core voltage driver control circuit is provided.

본 발명에서, 상기 논리 회로부와 상기 액티브 코아전압 드라이버 제어신호를 출력하는 출력단자 사이에 펄스의 폭을 조절하는 펄스폭 조절부를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include a pulse width adjusting unit for adjusting the width of the pulse between the logic circuit unit and the output terminal for outputting the active core voltage driver control signal.

본 발명에서, 상기 뱅크 코아전압 제어부는 상기 제 n 뱅크 액티브 신호가 인에이블될 때 제 1 노드로 전원전압을 공급하는 제 1 풀-업소자와; 상기 제 n 뱅크 비트라인 프리챠지 신호가 인에이블될 때 상기 제 1 노드로 접지전압을 공급하 는 제 1 풀-다운소자와; 상기 제 1 노드의 신호를 래치시킴과 동시에 반전시켜 제 2 노드로 출력하는 제 1 래치부를 포함하는 것이 바람직하다.The bank core voltage controller may include: a first pull-up device configured to supply a power voltage to a first node when the n-th bank active signal is enabled; A first pull-down device configured to supply a ground voltage to the first node when the nth bank bit line precharge signal is enabled; It is preferable to include a first latch unit which latches the signal of the first node and inverts it to output to the second node.

본 발명에서, 상기 뱅크 코아전압 제어부는 파워업 신호에 의해 상기 제 2 노드로 전원전압을 공급하는 제 2 풀-업소자를 더 포함하는 것이 바람직하다.In the present invention, the bank core voltage controller may further include a second pull-up device for supplying a power supply voltage to the second node by a power-up signal.

본 발명에서, 상기 라이트 동작 감지부는 상기 라이트 동작 감지신호와 상기 동작 종료 감지신호가 제 1 전압레벨을 가질 때 제 4 노드로 전원전압을 공급하는 제 3 및 제 4 풀-업소자와; 상기 동작 종료 감지신호가 제 2 전압레벨을 가질 때 상기 제 4 노드로 접지전압을 공급하는 제 2 풀-다운소자와; 상기 제 4 노드의 신호를 래치시킴과 동시에 반전시켜 제 5 노드로 출력하는 제 2 래치부와; 상기 제 5 노드의 신호를 버퍼링하여 제 6 노드로 출력하는 버퍼를 포함하는 것이 바람직하다.In an embodiment of the present invention, the write motion detection unit may include third and fourth pull-up devices configured to supply a power voltage to a fourth node when the write motion detection signal and the operation termination detection signal have a first voltage level; A second pull-down element supplying a ground voltage to the fourth node when the operation termination detection signal has a second voltage level; A second latch unit for latching and inverting a signal of the fourth node and outputting the inverted signal to a fifth node; It is preferable to include a buffer for buffering the signal of the fifth node to output to the sixth node.

본 발명에서, 상기 라이트 동작 감지부는 파워업 신호에 의해 상기 제 4 노드로 전원전압을 공급하는 제 5 풀-업소자를 더 포함하는 것이 바람직하다.In an embodiment of the present invention, the write operation detection unit may further include a fifth pull-up device configured to supply a power voltage to the fourth node by a power-up signal.

본 발명에서, 상기 논리 회로부는 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받아 논리곱 연산을 수행하는 것이 바람직하다.In the present invention, it is preferable that the logic circuit unit receives an output signal of the bank core voltage controller and the write operation detector to perform an AND operation.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 3은 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어 회로도이다.3 is an active core voltage (Vcore) driver control circuit diagram according to the present invention.

본 발명의 액티브 코아전압(Vcore) 드라이버 제어회로는 도 3에 도시된 바와 같이, 제 0 뱅크(bank)가 액티브될 때 제 1 전압레벨(예를 들어, '로우')을 갖는 제 0 뱅크 액티브 신호(ratvbp<0>)에 의해 제 1 전압레벨(예를 들어, '로우')을 가지며, 제 0 뱅크의 비트라인이 프리챠지 될때 제 1 전압레벨('로우')을 갖는 제 0 뱅크 비트라인 프리챠지 신호(racgbp<0>)에 의해 제 2 전압레벨('하이')로 바뀌는 뱅크 코아전압 제어신호(Nd3의 신호)를 발생하는 뱅크 코아전압 제어부(100)와, 라이트(write) 시 제 2 전압레벨('하이')을 갖는 라이트 동작 감지신호(casp_wt)에 의해 제 1 전압레벨('로우')을 가지며, 라이트 또는 리드(read) 동작이 끝난 후 제 1 전압레벨('로우')을 갖는 동작 종료 감지신호(ybstenbp)에 의해 제 2 전압레벨('하이')로 바뀌는 라이트 동작 감지신호(wt_actvcoreb)를 발생하는 라이트 동작 감지부(110)와, 상기 뱅크 코아전압 제어부(100)와 상기 라이트 동작 감지부(110)의 출력 신호를 입력받아 이 중 어느 하나의 신호만 입력되어도 액티브 코아전압(Vcore) 드라이버(미도시)를 동작시키는 액티브 코아전압 드라이버 제어신호(vcoreactb<0>)를 발생하는 논리 회로부(120)와, 상기 논리 회로부(120)와 상기 액티브 코아전압(Vcore) 드라이버 제어신호(vcoreactb<0>)를 출력하는 출력단자(Nd8) 사이에 펄스의 폭을 조절하는 펄스폭 조절부(130)를 포함한다.As shown in FIG. 3, the active core voltage Vcore driver control circuit of the present invention has a zero bank active having a first voltage level (eg, 'low') when the zero bank is activated. A zeroth bank bit having a first voltage level (eg, 'low') by a signal ratvbp <0> and having a first voltage level ('low') when the bit line of the zeroth bank is precharged The bank core voltage control unit 100 which generates a bank core voltage control signal (signal of Nd3) which is changed to the second voltage level ('high') by the line precharge signal racgbp <0> and at the time of writing. The first voltage level 'low' is obtained by the write operation detection signal casp_wt having the second voltage level 'high', and the first voltage level 'low' after the write or read operation is completed. Generates a write motion detection signal wt_actvcoreb that is changed to the second voltage level 'high' by the operation termination detection signal ybstenbp having Even if only one signal is received from the output signal of the write operation detection unit 110, the bank core voltage control unit 100 and the write operation detection unit 110, an active core voltage driver (not shown) A logic circuit unit 120 for generating an active core voltage driver control signal vcoreactb <0> for operating the same, and the logic circuit unit 120 and the active core voltage Vcore driver control signal vcoreactb <0> It includes a pulse width adjusting unit 130 for adjusting the width of the pulse between the output terminal (Nd8) for outputting the.

여기서, 상기 뱅크 코아전압 제어부(100)는, 상기 제 0 뱅크 액티브 신호(ratvbp<0>)가 제 1 전압레벨('로우')을 가질 때 노드(Nd1)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P11)와, 상기 제 n 뱅크 비트라인 프리챠지 신호 (racgbp<0>)가 제 1 전압레벨('로우')을 가질 때 상기 노드(Nd1)로 접지전압(Vss)을 공급하는 NMOS 트랜지스터(N11)와, 상기 노드(Nd1)의 신호를 반전시켜 노드(Nd2)로 출력하는 인버터(G2)와, 상기 노드(Nd2)의 신호를 반전시켜 상기 노드(Nd1)로 출력하는 인버터(G3)와, 상기 노드(Nd2)의 신호를 버퍼링하여 노드(Nd3)로 출력하는 인버터(G4_1, G4_2)와, 파워업 신호(pwrup)에 의해 상기 노드(Nd2)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P12)로 구성된다.Here, the bank core voltage controller 100 supplies a power supply voltage Vdd to the node Nd1 when the zeroth bank active signal ratvbp <0> has a first voltage level 'low'. An NMOS for supplying a ground voltage Vss to the node Nd1 when the PMOS transistor P11 and the n-th bank bit line precharge signal racgbp <0> have a first voltage level 'low'. A transistor N11, an inverter G2 that inverts the signal of the node Nd1 and outputs it to the node Nd2, and an inverter G3 that inverts the signal of the node Nd2 and outputs the signal to the node Nd1. ), Inverters G4_1 and G4_2 that buffer the signal of the node Nd2 and output the same to the node Nd3, and supply a power supply voltage Vdd to the node Nd2 by a power-up signal pwrup. It consists of the PMOS transistor P12.

그리고, 상기 라이트(write) 동작 감지부(110)는, 상기 라이트 동작 감지신호(casp_wt)와 상기 동작 종료 감지신호(ybstenbp)가 제 1 전압레벨('로우')을 가질 때 노드(Nd4)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P13)(P14)와, 상기 라이트 동작 감지신호(casp_wt)가 제 2 전압레벨('하이')을 가질 때 상기 노드(Nd4)로 접지전압(Vss)을 공급하는 NMOS 트랜지스터(N12)와, 상기 노드(Nd4)의 신호를 반전시켜 노드(Nd5)로 출력하는 인버터(G5)와, 상기 노드(Nd5)의 신호를 반전시켜 상기 노드(Nd4)로 출력하는 인버터(G6)와, 상기 노드(Nd5)의 신호를 반전시켜 노드(Nd6)로 출력하는 인버터(G7)와, 파워업 신호(pwrup)에 의해 상기 노드(Nd4)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P15)로 구성된다.The write motion detection unit 110 transmits to the node Nd4 when the write motion detection signal casp_wt and the operation termination detection signal ybstenbp have a first voltage level 'low'. PMOS transistors P13 and P14 for supplying a power supply voltage Vdd and the ground voltage Vss to the node Nd4 when the write operation detection signal casp_wt has a second voltage level 'high'. NMOS transistor N12 for supplying the signal, inverter G5 for inverting the signal of node Nd4 and outputting to node Nd5, and inverting the signal of node Nd5 for outputting to node Nd4. The power supply voltage Vdd to the node Nd4 by the inverter G6, the inverter G7 which inverts the signal of the node Nd5 and outputs the signal to the node Nd6, and the power-up signal pwrup. It consists of the PMOS transistor P15 supplied.

또한, 상기 논리 회로부(120)는, 상기 뱅크 코아전압 제어부(100)와 상기 라이트 동작 감지부(110)의 출력 신호를 입력받아 논리 연산하는 NAND 게이트(G8)와, 상기 NAND 게이트(G8)의 출력 신호를 반전시켜 출력하는 인버터(G9)로 구성된다.In addition, the logic circuit 120 may include a NAND gate G8 for receiving logic operations of the output signal of the bank core voltage controller 100 and the write operation detector 110, and the NAND gate G8. Inverter G9 outputs the inverted output signal.

여기서, 상기 제 1 전압레벨은 '로우' 전압레벨이고, 상기 제 2 전압레벨은 '하이' 전압레벨을 갖는 것이 바람직하다.The first voltage level may be a 'low' voltage level, and the second voltage level may have a 'high' voltage level.

도 4는 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어회로의 동작 타이밍도로서, 뱅크(bank) 0번을 액티브(active), 라이트(write), 프리챠지(precharge)를 할 때 각각의 신호를 나타낸 것이다.FIG. 4 is an operation timing diagram of an active core voltage driver control circuit according to the present invention. FIG. 4 shows an operation timing of bank 0 as an active, write, and precharge signal. It is shown.

여기서, vcoreactb<0> 신호(f)와 vcoreactb<1> 신호(g)는 각각 0번 뱅크와 1번 뱅크의 액티브 코아전압(Vcore) 드라이버의 인에이블 신호이다. 그리고, casp_wt 신호(c)는 라이트(write) 시에 '하이'가 되는 펄스이며, ybstenbp 신호(d)는 라이트 혹은 리드가 끝난 후 일정 시간 안에 다른 리드(read), 라이트(write) 명령이 들어오지 않으면 '로우' 펄스가 되는 신호이다.Here, the vcoreactb <0> signal f and the vcoreactb <1> signal g are enable signals of the active core voltage Vcore drivers of the banks 0 and 1, respectively. In addition, the casp_wt signal (c) is a pulse that becomes 'high' at the time of writing, and the ybstenbp signal (d) does not receive another read or write command within a certain time after the writing or reading is completed. If not, this signal becomes a 'low' pulse.

뱅크(bank) 0번을 액티브하면 ratvbp<0> 신호(a)가 '로우'가 되기 때문에 상기 vcoreactb<0> 신호(f)는 '로우'가 되면서 뱅크 0번의 액티브 코아전압(Vcore) 드라이버가 구동하게 된다. 이 후에 라이트(write)가 시작되면 cap_wt 신호(c)가 '하이' 펄스로 뜨게 되며 이로 인하여 wt_actvcoreb 신호(e)가 '로우'가 된다.When the bank 0 is activated, the ratvbp <0> signal a becomes 'low', so the vcoreactb <0> signal f becomes 'low' and the active core voltage (Vcore) driver of the bank 0 is To drive. After this, when the write is started, the cap_wt signal c is displayed as a 'high' pulse, which causes the wt_actvcoreb signal e to be 'low'.

이때, 상기 wt_actvcoreb 신호(e)는 해당 뱅크의 액티브 유무와 상관없이 라이트(write)가 시작되면 모든 뱅크의 액티브 코아전압(Vcore) 드라이버 제어회로에서 '로우'가 된다. 이렇게 '로우'로 된 상기 wt_actvcoreb 신호(e)가 모든 뱅크의 액티브 코아전압(Vcore) 드라이버를 구동시킨다. 따라서, 해당 뱅크(1번 뱅크)가 액티브되지 않았다 하더라도 1 번 뱅크의 액티브 코어전압 드라이버를 제어하는 vcoreactb<1> 신호(g)가 wt_actvcoreb 신호(e)에 의하여 '로우'가 된다. 도 4에서는 1번 뱅크의 액티브 드라이버를 제어하는 vcoreactb<1> 신호(g)만을 그렸지만 이 외의 모든 뱅크의 액티브 드라이버를 제어하는 신호도 '로우'가 되어 모든 액티브 드라이버가 동작하게 된다.At this time, the wt_actvcoreb signal e becomes 'low' in the active core voltage driver control circuits of all banks when writing is started regardless of whether the corresponding bank is active. The wt_actvcoreb signal e, which is thus 'low', drives the active core voltage (Vcore) drivers of all banks. Therefore, even if the corresponding bank (bank 1) is not active, the vcoreactb <1> signal g that controls the active core voltage driver of the bank 1 becomes 'low' by the wt_actvcoreb signal e. In FIG. 4, only the vcoreactb <1> signal g for controlling the active driver of the first bank is drawn, but the signal for controlling the active driver of all other banks is also 'low' so that all active drivers operate.

이어, 라이트(write)가 끝나면, 상기 펄스폭 조절부(130)에 의한 딜레이 후 상기 wt_actvcoreb 신호(e)가 '하이'가 되며 워드라인이 액티브되어 있는 뱅크 0의 vcoreactb<0> 신호(f)를 제외하고는 나머지 뱅크의 vcoreactb 신호를 '하이'로 만들어 액티브 코아전압(Vcore) 드라이버의 동작을 멈추게 한다. 이 후, 프리챠지(precharge) 동작이 시작되면 상기 vcoreactb<0> 신호(f)도 '하이'가 되어 액티브 코아전압(Vcore) 드라이버의 구동이 끝나게 된다. 따라서, 액티브, 리드(read) 동작시에는 해당 뱅크의 액티브 코아전압(Vcore) 드라이버만 동작하지만, 라이트(write) 동작시에는 뱅크에 관계없이 모든 액티브 코아전압(Vcore) 드라이버가 구동하게 된다. Subsequently, after writing, the wt_actvcoreb signal e becomes 'high' after the delay by the pulse width adjusting unit 130 and the vcoreactb <0> signal f of bank 0 in which the word line is active. Except for this example, the vcoreactb signal in the remaining banks is 'high', causing the active core voltage (Vcore) driver to stop working. Thereafter, when the precharge operation starts, the vcoreactb <0> signal f also becomes 'high' and the driving of the active core voltage Vcore driver ends. Therefore, only the active core voltage Vcore driver of the corresponding bank operates during the active and read operation, but all active core voltage drivers operate regardless of the bank during the write operation.

4개의 뱅크(bank)로 이루어진 디램(DRAM)의 경우 데이터를 쓸 경우에는 데이터를 읽을 때에 비해 4배의 코아전압(Vcore) 구동력을 가지게 된다. 따라서, 코아전압(Vcore)의 드라이버의 크기를 키우지 않고도 라이트(write) 동작 때 코아전압(Vcore)이 떨어지는 현상을 방지할 수 있다.In the case of DRAM, which is composed of four banks, the data has four times the core driving force (Vcore) than when the data is read. Accordingly, the phenomenon in which the core voltage Vcore falls during a write operation can be prevented without increasing the size of the driver of the core voltage Vcore.

이상 설명한 바와 같이, 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어회로에 의하면, 라이트(write)와 리드(read) 때 동작하는 액티브 코아전압(Vcore) 드라이버의 수를 변화시켜 전류 소모량에 따라 효과적으로 코아전압 (Vcore) 드라이버를 구동시킬 수 있다. 즉, 코아전압(Vcore) 드라이버의 크기를 줄일 수 있으며, 코아전압(Vcore)의 소모량이 작을 때 드라이버의 크기가 너무 커지면서 코아전압(Vcore)의 전위가 상승하는 현상을 방지할 수 있다.As described above, according to the active core voltage driver control circuit according to the present invention, the number of active core voltage drivers operating at the time of write and read is changed to effectively change the current consumption. Can drive core driver (Vcore). That is, it is possible to reduce the size of the core voltage (Vcore) driver, it is possible to prevent the phenomenon that the potential of the core voltage (Vcore) increases as the size of the driver is too large when the consumption of the core voltage (Vcore) is small.

또한, 코아전압(Vcore)의 전류가 많이 소모되는 라이트(write)일 때, 작은 크기의 코아전압(Vcore) 드라이버로도 충분한 크기의 코아전압(Vcore)을 구동시켜 코아전압(Vcore)의 드롭(drop) 현상을 방지할 수 있다. In addition, when a core current (Vcore) consumes a lot of write, the core voltage (Vcore) of sufficient magnitude is driven even by a small core voltage (Vcore) driver to drop the core voltage (Vcore). drop) can be prevented.

Claims (7)

소정 뱅크가 액티브될 때 인에이블되는 뱅크 액티브 신호에 의해 제 1 전압레벨이 되고, 상기 뱅크의 비트라인이 프리챠지 될때 인에이블되는 뱅크 비트라인 프리챠지 신호에 의해 제 2 전압레벨로 천이되는 뱅크 코아전압 제어신호를 발생하는 뱅크 코아전압 제어부와;A bank core transitioned to a first voltage level by a bank active signal enabled when a predetermined bank is activated, and shifted to a second voltage level by a bank bitline precharge signal enabled when a bit line of the bank is precharged. A bank core voltage controller configured to generate a voltage control signal; 라이트 시 인에이블되는 라이트 동작 감지신호에 의해 제 1 전압레벨이 되고, 라이트 또는 리드 동작이 끝난 후 인에이블되는 동작 종료 감지신호에 의해 제 2 전압레벨로 천이되는 라이트 동작 감지신호를 발생하는 라이트 동작 감지부와;The light operation which becomes the first voltage level by the light operation detection signal enabled at the time of write and generates the light motion detection signal which is transitioned to the second voltage level by the operation end detection signal enabled after the end of the write or read operation. A sensing unit; 상기 뱅크 코아전압 제어신호 및 라이트 동작 감지신호를 입력받아, 액티브 코아전압 드라이버를 동작시키는 액티브 코아전압 드라이버 제어신호를 생성하는 논리 회로부를 포함하되,A logic circuit unit configured to receive the bank core voltage control signal and a write operation detection signal and generate an active core voltage driver control signal for operating an active core voltage driver, 상기 액티브 코아전압 드라이버 제어신호는 상기 뱅크 코아전압 제어신호 또는 라이트 동작 감지신호의 인에이블에 응답하여 인에이블되는 액티브 코아전압 드라이버 제어회로.And the active core voltage driver control signal is enabled in response to enabling the bank core voltage control signal or a write operation detection signal. 제 1 항에 있어서,The method of claim 1, 상기 논리 회로부와 상기 액티브 코아전압 드라이버 제어신호를 출력하는 출력단자 사이에 펄스의 폭을 조절하는 펄스폭 조절부를 더 포함하는 액티브 코아전압 드라이버 제어회로.And a pulse width adjusting unit for adjusting a pulse width between the logic circuit unit and an output terminal for outputting the active core voltage driver control signal. 제 1 항에 있어서, The method of claim 1, 상기 뱅크 코아전압 제어부는The bank core voltage control unit 상기 제 n 뱅크 액티브 신호가 인에이블될 때 제 1 노드로 전원전압을 공급하는 제 1 풀-업소자와;A first pull-up element configured to supply a power supply voltage to a first node when the nth bank active signal is enabled; 상기 제 n 뱅크 비트라인 프리챠지 신호가 인에이블될 때 상기 제 1 노드로 접지전압을 공급하는 제 1 풀-다운소자와;A first pull-down device configured to supply a ground voltage to the first node when the nth bank bit line precharge signal is enabled; 상기 제 1 노드의 신호를 래치시킴과 동시에 반전시켜 제 2 노드로 출력하는 제 1 래치부를 포함하는 액티브 코아전압 드라이버 제어회로.And a first latch unit for latching a signal of the first node and inverting the signal of the first node and outputting the inverted signal to a second node. 제 3 항에 있어서, The method of claim 3, wherein 상기 뱅크 코아전압 제어부는 파워업 신호에 의해 상기 제 2 노드로 전원전압을 공급하는 제 2 풀-업소자를 더 포함하는 액티브 코아전압 드라이버 제어회로.And the bank core voltage controller further comprises a second pull-up element configured to supply a power supply voltage to the second node by a power-up signal. 제 1 항에 있어서, The method of claim 1, 상기 라이트 동작 감지부는The light motion detection unit 상기 라이트 동작 감지신호와 상기 동작 종료 감지신호가 제 1 전압레벨을 가질 때 제 4 노드로 전원전압을 공급하는 제 3 및 제 4 풀-업소자와;Third and fourth pull-up devices configured to supply a power voltage to a fourth node when the write operation detection signal and the operation termination detection signal have a first voltage level; 상기 동작 종료 감지신호가 제 2 전압레벨을 가질 때 상기 제 4 노드로 접지전압을 공급하는 제 2 풀-다운소자와;A second pull-down element supplying a ground voltage to the fourth node when the operation termination detection signal has a second voltage level; 상기 제 4 노드의 신호를 래치시킴과 동시에 반전시켜 제 5 노드로 출력하는 제 2 래치부와;A second latch unit for latching and inverting a signal of the fourth node and outputting the inverted signal to a fifth node; 상기 제 5 노드의 신호를 버퍼링하여 제 6 노드로 출력하는 버퍼를 포함하는 액티브 코아전압 드라이버 제어회로.And a buffer configured to buffer the signal of the fifth node and output the buffered signal to the sixth node. 제 5 항에 있어서, The method of claim 5, wherein 상기 라이트 동작 감지부는 파워업 신호에 의해 상기 제 4 노드로 전원전압을 공급하는 제 5 풀-업소자를 더 포함하는 액티브 코아전압 드라이버 제어회로.And the write operation detecting unit further includes a fifth pull-up device configured to supply a power voltage to the fourth node by a power-up signal. 제 1 항에 있어서, The method of claim 1, 상기 논리 회로부는 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받아 논리곱 연산을 수행하는 액티브 코아전압 드라이버 제어회로.And the logic circuit unit performs an AND operation on the output signal of the bank core voltage controller and the write operation detector.
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