KR20060104826A

KR20060104826A - Method of formming a metal line in semiconductor device

Info

Publication number: KR20060104826A
Application number: KR1020050027286A
Authority: KR
Inventors: 홍동균
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-10-09
Also published as: KR100685531B1

Abstract

본 발명은 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 텅스텐 게이트막을 형성과 동시에 ILD막 내부에 금속 패턴을 형성함으로서 금속층을 감소시켜, 마스크 수와 단위 공정 스텝 수를 줄여 생산 소요시간과 제조 원가를 절감을 할 수 있는 반도체 메모리 소자의 금속 배선 형성 방법을 개시한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor memory device, and simultaneously forms a tungsten gate film and forms a metal pattern inside the ILD film to reduce the metal layer, thereby reducing the number of masks and the number of unit process steps. Disclosed is a metal wiring forming method of a semiconductor memory device capable of reducing the cost.

텅스텐 게이트, 금속 패턴 Tungsten gate, metal pattern

Description

Method of forming a metal line of a semiconductor memory device {Method of formming a metal line in semiconductor device}

도 1은 종래의 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of an element for explaining a metal wiring forming method of a conventional semiconductor memory element.

도 2a 내지 도 2g는 본 발명의 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2G are cross-sectional views of the elements for explaining the metal wiring formation method of the semiconductor memory element of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 게이트 산화막100 semiconductor substrate 101 gate oxide film

102 : 게이트 폴리실리콘막 103 : 질화막102 gate polysilicon film 103 nitride film

104 : 제 1 포토 레지스터 105 : N⁺ 접합부104: first photoresist 105: N ⁺ junction

106 : ILD막 107 : 제 2 포토 레지스터106: ILD film 107: second photoresist

108 : 텅스텐 막 109 : 텅스텐 게이트108: tungsten film 109: tungsten gate

110 : 금속 패턴 111 : 제 1 IMD막110 metal pattern 111 first IMD film

112 : 금속 트랜치 산화막 113 : 금속 콘택112: metal trench oxide film 113: metal contact

114 : 제 1 금속층 115 : 제 2 IMD막 114: first metal layer 115: second IMD film

116 : 제 2 금속층 117 : 패시베이션막116: second metal layer 117: passivation film

본 발명은 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 특히 70nm 이하의 디자인 룰을 갖는 고집적 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor memory devices, and more particularly, to a method for forming metal wirings in highly integrated semiconductor memory devices having design rules of 70 nm or less.

일반적으로 반도체 메모리 소자는 여러 분야에 응용되고 있다. 그중 하나의 응용 분야인 매체 저장(Mass Stotage)용 메모리는 하드 디스크(Hard Disk)와 같은 자기 매체(Magnetic Mass) 저장 수단에 비해 소비전력, 크기, 동작 속도면에서 우수하기 때문에 개발이 가속되고 있다. 자기 매체 저장 수단보다 더 많은 용량을 갖는 반도체 메모리 소자를 만들기 위해서는 우선 칩(Chip)의 크기를 감소시키기 위한 과정이 선수되어야 한다. In general, semiconductor memory devices are applied to various fields. One application field, the memory for mass storage, is accelerating development because it is superior in power consumption, size, and operation speed compared to magnetic mass storage means such as hard disk. . In order to make a semiconductor memory device having more capacity than a magnetic medium storage means, a process for reducing the size of a chip must first be performed.

나노 기술이 발전함에 따라, 선폭이 70nm 이하인 수 기가 바이트(Giga Byte)의 용량을 가진 반도체 메모리 소자가 개발이 되었다. As nanotechnology advances, semiconductor memory devices having a gigabyte capacity of less than 70 nm in line width have been developed.

종래의 반도체 메모리 소자의 금속 배선 형성 방법을 도 1을 참조하여 설명하면 다음과 같다.A metal wire forming method of a conventional semiconductor memory device will be described with reference to FIG. 1 as follows.

도 1은 종래의 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다. 도 1을 참조하면, 반도체 기판(10)상에 게이트 산화막(11), 게 이트 폴리 실리콘막(12), 텅스텐 게이트막(13)이 적층된 게이트들을 형성한다. 그 다음 게이트에 인접한 반도체 기판 내에 이온 주입을 하여 N⁺접합면(14)들을 형성한다. 그 후 ILD(Inter Layer Dielectric)막(15)을 증착하고, 그 다음 금속 트랜치 산화막(16)을 증착한다. 그 후 듀얼 다마신 공정을 하여 N⁺접합면(14)들을 연결하는 금속 콘택(17)과 제 1 금속층(18)을 형성한다. 그 후, IMD(Inter Metal Dielectric)막(19)을 증착한다. 그 후, 제 1 콘택 마스크를 이용하여 IMD막(19)을 선택적으로 식각하여 제 2 금속층 콘택홀을 형성한다(미도시). 그 후, 베리어 메탈(Barrier Metal)을 증착하고, 텅스텐막을 증착한다(미도시). 그 후 에치백 공정을 진행하여 제 2 금속층 콘택을 형성한다(미도시). 그 후 알루미늄(Al)막을 증착한다.(미도시) 그 후, 제 2 금속층 마스크를 사용하여 알루미늄막을 선택적으로 식각하여 제 2 금속층(20)을 형성한다. 그 후, 제 2 IMD막(21)을 증착하고, CMP 공정으로 제 2 IMD막(21)을 평탄화 한다. 그 후, 제 2 콘택 마스크를 이용하여 제 2 IMD막(21)을 선택적으로 식각하여 제 3 금속층 콘택홀을 형성한다(미도시). 그 후, 베리어 메탈(Barrier Metal)을 증착하고, 텅스텐막을 증착한다(미도시). 그 후 에치백 공정을 진행하여 제 3 금속층 콘택을 형성한다(미도시). 그 후, 알루미늄(Al)막을 증착한다(미도시). 그 후, 제 3 금속층 마스크를 사용하여 알루미늄막을 선택적으로 식각하여 제 3 금속층(22)을 형성한다. 그 후, 패시베이션(Passivation)공정을 진행하여 패시베이션막(23)을 형성한다. 1 is a cross-sectional view of an element for explaining a metal wiring forming method of a conventional semiconductor memory element. Referring to FIG. 1, gates in which a gate oxide film 11, a gate polysilicon film 12, and a tungsten gate film 13 are stacked are formed on a semiconductor substrate 10. Ion implantation is then performed in the semiconductor substrate adjacent the gate to form the N ⁺ junction surfaces 14. Thereafter, an ILD (Inter Layer Dielectric) film 15 is deposited, and then a metal trench oxide film 16 is deposited. A dual damascene process is then performed to form the metal contact 17 and the first metal layer 18 connecting the N ⁺ junction surfaces 14. Thereafter, an IMD (Inter Metal Dielectric) film 19 is deposited. Thereafter, the IMD film 19 is selectively etched using the first contact mask to form a second metal layer contact hole (not shown). Then, a barrier metal is deposited and a tungsten film is deposited (not shown). Thereafter, an etch back process is performed to form a second metal layer contact (not shown). Then, an aluminum (Al) film is deposited. (Not shown) Thereafter, the aluminum film is selectively etched using the second metal layer mask to form the second metal layer 20. Thereafter, the second IMD film 21 is deposited, and the second IMD film 21 is planarized by a CMP process. Thereafter, the second IMD film 21 is selectively etched using the second contact mask to form a third metal layer contact hole (not shown). Then, a barrier metal is deposited and a tungsten film is deposited (not shown). Thereafter, an etch back process is performed to form a third metal layer contact (not shown). Thereafter, an aluminum (Al) film is deposited (not shown). Thereafter, the aluminum film is selectively etched using the third metal layer mask to form the third metal layer 22. Thereafter, a passivation process is performed to form a passivation film 23.

이는 대용량의 소자일수록 금속층(18, 20, 22)이 늘어나 마스크 스텝이 증가 할 뿐만 아니라 금속층 증가에 따른 인터메탈층(inter metal layer), 베리어 메탈(barrier metal) 공정 등이 추가로 필요하기 때문에 생산 소요시간(turn around time:TAT) 및 원가 측면에서 불리하다. This is because the larger the device, the more the metal layers 18, 20, and 22 increase, so that the mask step is increased, and as the metal layer increases, an intermetal layer and a barrier metal process are additionally required. It is disadvantageous in terms of turn around time (TAT) and cost.

상기 문제점을 해결하기 위한 본 발명의 과제는 텅스텐 게이트막을 형성시 ILD막 내부에 금속 패턴을 형성하고, N⁺접합면과 금속 패턴을 연결하는 콘택을 형성하여 단위 공정과 생산 소요 시간 및 제조 원가를 감소시키는데 있다.An object of the present invention for solving the above problems is to form a metal pattern inside the ILD film when forming a tungsten gate film, and to form a contact connecting the N ⁺ junction surface and the metal pattern to reduce the unit process, production time and manufacturing cost To reduce.

본 발명에 따른 반도체 메모리 소자의 금속 배선 형성 방법은 반도체 기판 상에 게이트 산화막, 게이트 폴리 실리콘막이 적층된 게이트들을 형성하는 단계; 이온 주입을 하여 게이트에 인접한 반도체 기판 내에 N⁺ 접합면들을 형성하는 단계; 게이트들을 제외한 반도체 기판에 게이트들을 절연시키는 ILD막을 형성하는 단계; ILD 내부에 금속 패턴을 형성하고, 동시에 게이트 상에 텅스텐 게이트를 형성하는 단계; ILD막을 포함한 반도체 기판 전면에 IMD막과 금속 트렌치 산화막을 순차적으로 증착하는 단계; 및 ILD막과 IMD막과 금속 트렌치 산화막 내에 N⁺ 접합면과 금속 패턴을 연결하기 위한 금속 콘택과, 금속 트렌치 산화막 내에 금속층을 형성하는 단계를 포함를 포함한다.According to another aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor memory device, the method comprising: forming gates on which a gate oxide film and a gate polysilicon film are stacked; Ion implantation to form N ⁺ junction surfaces in the semiconductor substrate adjacent the gate; Forming an ILD film insulating the gates on the semiconductor substrate except for the gates; Forming a metal pattern inside the ILD and simultaneously forming a tungsten gate on the gate; Sequentially depositing an IMD film and a metal trench oxide film over the entire semiconductor substrate including the ILD film; And forming a metal contact to connect the N ⁺ junction surface and the metal pattern in the ILD film, the IMD film, and the metal trench oxide film, and forming a metal layer in the metal trench oxide film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2g를 이용하여 본 발명에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하면 다음과 같다.2A through 2G are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor memory device according to an embodiment of the present invention. Referring to FIGS. 2A to 2G, the metal wiring forming method of the semiconductor memory device according to the present invention will be described below.

도 2a를 참조하면, 반도체 기판(100) 상에 산화막, 폴리 실리콘막, 질화막을 증착한다. 그 후 포토 레지스터를 증착하고, 리소그라피 공정으로 포토 레지스터의 패턴(104)을 형성한다. 형성된 포토 레지스터 패턴(104)을 식각 마스크로 활용하여 질화막을 선택적으로 식각하여 게이트 하드 마스크용 질화막 패턴(103)을 형성한다. 형성된 게이트 하드 마스크용 질화막 패턴(103)을 활용하여 폴리 실리콘막, 산화막을 선택적으로 식각하여 게이트 산화막(101), 게이트 폴리 실리콘막(102)이 적층된 게이트들을 형성한다. 그 후 게이트에 인접한 반도체 기판(100) 상에 이온 주입을 하여 소정 영역에 N⁺ 접합부(105)들을 형성한다.Referring to FIG. 2A, an oxide film, a polysilicon film, and a nitride film are deposited on the semiconductor substrate 100. The photoresist is then deposited and the pattern 104 of the photoresist is formed by a lithography process. The nitride film is selectively etched using the formed photoresist pattern 104 as an etching mask to form the nitride film pattern 103 for the gate hard mask. The gate silicon film 102 and the gate polysilicon film 102 are stacked by selectively etching the polysilicon film and the oxide film by using the formed nitride film pattern 103 for the gate hard mask. Thereafter, ion implantation is performed on the semiconductor substrate 100 adjacent to the gate to form N ⁺ junctions 105 in a predetermined region.

도 2b를 참조하면, 포토 레지스터 패턴(104)을 제거하고, ILD(Inter Layer Dielectric)막(106)을 증착한다. 그 후 게이트 하드 마스크용 질화막(103)을 타겟 으로하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 진행하여 ILD막(106)을 평탄화 한다.Referring to FIG. 2B, the photoresist pattern 104 is removed and an interlayer dielectric (ILD) film 106 is deposited. After that, the CLD (Chemical Mechanical Polishing) process is performed on the entire surface of the nitride film 103 for the gate hard mask to planarize the ILD film 106.

도 2c를 참조하면, ILD층(106) 상에 포토 레지스터를 증착하고 리소그라피 공정으로 포토 레지스터 패턴(107)을 형성한다. 형성된 포토 레지스터 패턴(107)을 금속 패턴을 형성하기 위한 식각 마스크로 활용하여 ILD막(106)의 소정 영역을 일정 깊이 식각하여 소정 영역의 ILD막(106)의 두께가 게이트(101과 102) 두께와 같아지도록 한다.Referring to FIG. 2C, a photoresist is deposited on the ILD layer 106 and a photoresist pattern 107 is formed by a lithography process. By using the formed photoresist pattern 107 as an etching mask for forming a metal pattern, a predetermined region of the ILD film 106 is etched to a predetermined depth so that the thickness of the ILD film 106 of the predetermined region is the thickness of the gate 101 and 102. To be equal to

도 2d를 참조하면, 포토 레지스터 패턴(107)을 스트립(strip)하고, 게이트 하드 마스크용 질화막(103)을 제거한다.Referring to FIG. 2D, the photoresist pattern 107 is stripped and the nitride film 103 for the gate hard mask is removed.

도 2e를 참조하면, ILD막(106)을 포함한 반도체 기판(100) 전면에 텅스텐막(108)을 증착한다. Referring to FIG. 2E, a tungsten film 108 is deposited on the entire surface of the semiconductor substrate 100 including the ILD film 106.

도 2f를 참조하면, ILD막(106)을 타겟으로하여 전면에 CMP 공정을 진행하여 텅스텐 게이트(109) 및 금속 패턴(110)을 형성한다. Referring to FIG. 2F, a tungsten gate 109 and a metal pattern 110 are formed by performing a CMP process on the entire surface of the ILD film 106 as a target.

따라서 종래의 반도체 메모리 소자의 금속 배선 형성 방법에서 인접한 N⁺ 접합부들을 콘택하는 금속층을 본 발명에선 텅스텐 게이트(109)막 형성과 동시에 ILD막(106) 내부에 금속 패턴(110)을 형성하여, 종래의 N⁺ 접합부들을 콘택하는 금속층을 형성하기 위한 마스크와 단위 공정 스텝 수를 줄일 수 있어, 생산 소요 시간을 감소할 수 있고 제조 원가를 절감할 수 있다. 또한 금속 패턴을 형성하는 물질이 텅스텐(W)이므로 메탈 저항 측면에서 문제가 없다.Therefore, in the conventional method of forming a metal wiring of a semiconductor memory device, a metal layer contacting adjacent N ⁺ junctions is formed in the present invention by forming a metal pattern 110 inside the ILD film 106 simultaneously with the formation of the tungsten gate 109 film. It is possible to reduce the number of masks and unit process steps for forming a metal layer contacting the N ⁺ junctions of the N ⁺ junctions, thereby reducing production time and reducing manufacturing costs. In addition, since the material forming the metal pattern is tungsten (W), there is no problem in terms of metal resistance.

도 2g를 참조하면, 금속 패턴(110) 영역을 포함한 반도체 기판(100) 전면에 제 1 IMD막(111)을 증착한다. 그 후 제 1 IMD막(111) 상에 금속 트랜치 산화막(112)을 증착한다.Referring to FIG. 2G, a first IMD film 111 is deposited on the entire surface of the semiconductor substrate 100 including the metal pattern 110 region. Thereafter, a metal trench oxide film 112 is deposited on the first IMD film 111.

도 2h를 참조하면, 듀얼 다마신(Dual Damascene) 공정을 이용하여 N⁺ 접합부(105)의 콘택홀(미도시)과, 금속 패턴(110)의 콘택홀(미도시), 및 IMD막(111)과 금속 트렌치 산화막(112)의 콘택홀(미도시)을 형성하고, 형성된 콘택홀에 금속 물질을 매립하여 제 1 금속층(114)과 금속 콘택(113)을 형성하는데 이때의 공정을 자세히 보면 다음과 같다. 우선 금속 트랜치 산화막(112)을 금속 콘택(113)과 제 1 금속층(114)을 형성하기 위하여 선택적으로 식각하여 IMD막의 일부 영역을 노출 시킨다. 이 후, 금속 콘택(113)을 형성하기 위하여 노출된 IMD 영역 중 금속 패턴(110)과 연결하기 위한 소정 영역과 N⁺ 접합부(105)와 연결하기 위한 소정 영역을 선택적으로 식각한다. 이로 인해 금속 패턴(110)과 ILD막(106)의 일부 영역을 노출 시킨다. 그 후, 노출된 ILD막을 식각하여 N⁺ 접합부(105)를 노출시킨다. 또한 제 1 금속층(114)을 형성하기 위하여 노출된 IMD 영역중 금속 패턴(110)과 연결 될 소정 영역을 선택적으로 식각하여 콘택홀을 형성한다. 그 후, 금속 콘택(113)의 콘택홀과 제 1 금속층(114)의 콘택홀에 알루미늄(Al)을 매립하여 N⁺ 접합면(105)과 금속 패턴(110)을 연결하는 금속 콘택(113)과, 금속 패턴(110)과 연결되는 제 1 금속층(114)을 형성한다.Referring to FIG. 2H, a contact hole (not shown) of the N ⁺ junction 105, a contact hole (not shown) of the metal pattern 110, and an IMD film 111 using a dual damascene process. ) And a contact hole (not shown) of the metal trench oxide layer 112, and a metal material is embedded in the formed contact hole to form the first metal layer 114 and the metal contact 113. Same as First, the metal trench oxide layer 112 is selectively etched to form the metal contact 113 and the first metal layer 114 to expose a portion of the IMD layer. Thereafter, a predetermined region for connecting with the metal pattern 110 and a predetermined region for connecting with the N ⁺ junction 105 are selectively etched among the exposed IMD regions to form the metal contact 113. As a result, a portion of the metal pattern 110 and the ILD layer 106 are exposed. Thereafter, the exposed ILD film is etched to expose the N ⁺ junction 105. In addition, a contact hole is formed by selectively etching a predetermined region to be connected to the metal pattern 110 among the exposed IMD regions in order to form the first metal layer 114. Thereafter, aluminum (Al) is embedded in the contact hole of the metal contact 113 and the contact hole of the first metal layer 114 to connect the N ⁺ junction surface 105 and the metal pattern 110. And a first metal layer 114 connected to the metal pattern 110.

도 2i를 참조하면, 반도체 기판(100) 전면에 제 2 IMD(Inter Metal Dielectric)(115)막을 증착한다. 그 후, 제 1 콘택 마스크를 이용하여 제 2 IMD막(115)을 선택적으로 식각하여 제 2 금속층 콘택홀(미도시)을 형성한다. 그 후, 베리어 메탈(Barrier Metal)을 증착하고, 텅스텐막을 증착한다(미도시). 그 후, 에치백 공정을 진행하여 제 2 금속층 콘택(미도시)을 형성한다. 그 후, 알루미늄(Al)막(미도시)을 증착한다. 그 후, 제 2 금속층 마스크를 사용하여 알루미늄막을 선택적으로 식각하여 제 2 금속층(116)을 형성한다. 그 후, 패시베이션(Passivation)공정을 진행하여 패시베이션막(117)을 형성한다. Referring to FIG. 2I, a second inter metal dielectric (IMD) 115 film is deposited on the entire surface of the semiconductor substrate 100. Thereafter, the second IMD film 115 is selectively etched using the first contact mask to form a second metal layer contact hole (not shown). Then, a barrier metal is deposited and a tungsten film is deposited (not shown). Thereafter, an etch back process is performed to form a second metal layer contact (not shown). Thereafter, an aluminum (Al) film (not shown) is deposited. Thereafter, the aluminum film is selectively etched using the second metal layer mask to form the second metal layer 116. Thereafter, a passivation process is performed to form a passivation film 117.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 살펴본 바와 같이, 본 발명에 따르면 텅스텐 게이트 층을 형성과 동시에 금속 패턴을 ILD막 내부에 형성하여 종래의 금속 배선보다 금속층을 줄여 마스크수 및 단위공정 단계가 감소된다. 따라서 생산 원가를 절감할 수 있고 생산 소요 시간을 단축할 수 있다.As described above, according to the present invention, the metal pattern is formed inside the ILD film simultaneously with the formation of the tungsten gate layer, thereby reducing the number of masks and the unit process step by reducing the metal layer compared to the conventional metal wiring. Therefore, production cost can be reduced and production time can be shortened.

Claims

In the metal wiring formation method of a semiconductor element,

Forming gates on which a gate oxide film and a gate polysilicon film are stacked on a semiconductor substrate;

Ion implantation to form N ⁺ junction surfaces in the semiconductor substrate adjacent the gate;

Forming an ILD film that insulates the gates on a semiconductor substrate other than the gates;

Forming a metal pattern inside the ILD and simultaneously forming a tungsten gate on the gate;

Sequentially depositing an IMD film and a metal trench oxide film on the entire structure including the ILD film; And

Forming a metal contact in the ILD film, the IMD film, and the metal trench oxide film to connect the N ⁺ junction surface and the metal pattern, and forming a metal layer in the metal trench oxide film. Way.

The method of claim 1,

The forming of the metal pattern may include forming an ILD pattern by selectively etching the ILD layer by a predetermined depth;

Depositing a tungsten film on the ILD film pattern; And

And planarization etching the tungsten film using a CMP process to simultaneously form the metal pattern in the tungsten gate and the ILD film.

The method of claim 2,

The pattern forming step of the ILD film is a metal wiring forming method of the semiconductor memory device, characterized in that for etching a predetermined portion equal to the thickness of the gate.

The method of claim 1,

The forming of the metal contact and the first metal layer may include forming a contact hole of the metal contact by selectively etching the metal trench oxide layer, the IMD layer, and the ILD layer;

Selectively etching the metal trench oxide layer and the IMD layer to form contact holes in the metal layer; And

And embedding a metal material in the contact hole of the metal contact and the contact hole of the metal layer to form the metal contact and the metal layer.

The method of claim 1,

And the metal contact and the metal layer are formed of the same material.