KR20060102657A - Luminous element having arrayed cells and method of manufacturing the same - Google Patents

Luminous element having arrayed cells and method of manufacturing the same Download PDF

Info

Publication number
KR20060102657A
KR20060102657A KR1020050024496A KR20050024496A KR20060102657A KR 20060102657 A KR20060102657 A KR 20060102657A KR 1020050024496 A KR1020050024496 A KR 1020050024496A KR 20050024496 A KR20050024496 A KR 20050024496A KR 20060102657 A KR20060102657 A KR 20060102657A
Authority
KR
South Korea
Prior art keywords
light emitting
semiconductor layer
type semiconductor
emitting cell
conductive film
Prior art date
Application number
KR1020050024496A
Other languages
Korean (ko)
Other versions
KR100663907B1 (en
Inventor
이정훈
이재호
김대원
Original Assignee
서울옵토디바이스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울옵토디바이스주식회사 filed Critical 서울옵토디바이스주식회사
Priority to KR1020050024496A priority Critical patent/KR100663907B1/en
Publication of KR20060102657A publication Critical patent/KR20060102657A/en
Application granted granted Critical
Publication of KR100663907B1 publication Critical patent/KR100663907B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05BELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B6/00Heating by electric, magnetic or electromagnetic fields
    • H05B6/64Heating using microwaves
    • H05B6/6408Supports or covers specially adapted for use in microwave heating apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Led Devices (AREA)

Abstract

본 발명은 다수의 셀이 어레이된 발광 소자의 제조 방법에 관한 것으로, 다수의 발광 셀이 형성된 기판을 마련하는 단계 및 브리지 배선을 통해 인접한 일 발광 셀의 N형 반도체층과, 타 발광 셀의 P형 반도체층간을 연결하는 단계를 포함하는 발광 소자의 제조 방법을 제공한다. 이와 같이 웨이퍼 레벨에서 인접한 발광 셀 간을 브리지 배선을 통해 연결하여, 소자의 크기를 줄일 수 있고, 다수의 발광 셀이 직렬 접속되어 가정용에서 사용하는 고전압에서도 동작이 가능한 발광 소자를 제공할 수 있어, 발광 소자의 제작 공정을 단순화 할 수 있으며, 별도의 와이어 연결없이 웨이퍼 레벨에서 발광 셀간을 연결함으로 인해 제작 비용 및 제작시 불량률을 감소시킬 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a light emitting device in which a plurality of cells are arrayed, the method comprising: providing a substrate on which a plurality of light emitting cells are formed; It provides a method of manufacturing a light emitting device comprising the step of connecting between the type semiconductor layer. Thus, the light emitting device can be connected between adjacent light emitting cells at the wafer level through a bridge wiring to reduce the size of the device, and a plurality of light emitting cells can be connected in series to provide a light emitting device that can operate even at high voltage for home use. The manufacturing process of the light emitting device can be simplified, and manufacturing cost and defect rate during manufacturing can be reduced by connecting the light emitting cells at the wafer level without a separate wire connection.

발광 소자, 다수의 발광 셀, 브리지 배선, 브리지 공정, 감광막 패턴 Light emitting element, many light emitting cell, bridge wiring, bridge process, photoresist pattern

Description

다수의 셀이 결합된 발광 소자 및 이의 제조 방법{Luminous element having arrayed cells and method of manufacturing the same}Luminous element having arrayed cells and method of manufacturing the same

도 1은 본 발명에 따른 다수 셀이 결합된 발광 소자의 단면도.1 is a cross-sectional view of a light emitting device combined with a plurality of cells according to the present invention.

도 2a 내지 도 2d는 본 발명에 따른 다수 셀의 결합 방법을 설명하기 위한 회로도.2A to 2D are circuit diagrams for explaining a method for combining multiple cells according to the present invention.

도 3a 내지 도 3d는 도 1의 A영역 확대도로서, 본 발명의 제 1 실시예에 따른 발광 소자의 제작 방법을 설명하기 위한 단면도.3A to 3D are enlarged views of region A of FIG. 1, and are cross-sectional views illustrating a method of manufacturing a light emitting device according to a first embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 발광 소자의 제작 방법을 설명하기 위한 단면도. 4A to 4C are cross-sectional views illustrating a method of manufacturing a light emitting device according to a second embodiment of the present invention.

도 5a 및 도 5b는 본 발명의 제 3 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도. 5A and 5B are cross-sectional views illustrating a method of manufacturing a light emitting device according to a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 110, 210, 310, 410 : 기판10, 110, 210, 310, 410: substrate

20, 40, 120, 140, 220, 240, 320, 340, 420, 440 : 반도체층20, 40, 120, 140, 220, 240, 320, 340, 420, 440: semiconductor layer

30, 130, 230, 330, 430 : 활성층30, 130, 230, 330, 430: active layer

80 : 브리지 배선 100 : 발광 셀80: bridge wiring 100: light emitting cell

160, 170, 260, 270, 370, 470 : 도전성막160, 170, 260, 270, 370, 470: conductive film

155, 165, 255, 265, 365 : 감광막 패턴155, 165, 255, 265, 365: photoresist pattern

본 발명은 다수의 셀이 결합된 발광 소자 및 이의 제작 방법에 관한 것으로, 특히 다수의 셀의 연결 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting device in which a plurality of cells are combined and a manufacturing method thereof, and more particularly, to a method of connecting a plurality of cells.

발광 다이오드는 반도체의 p-n 접합구조를 이용하여 주입된 소수캐리어(전자 또는 양공)를 만들어내고, 이들의 재결합에 의하여 소정의 빛을 발산하는 소자를 지칭한다. 이러한 발광 다이오드는 표시 소자 및 백라이트로 이용되고 있으며, 최근 일반 발광 다이오드의 소모 전력이 기존의 조명 장치에 비해 수 내지 수 십분의 1에 불과하고, 수명이 수 내지 수십배에 이르러, 소모 전력의 절감과 내구성 측면에서 월등하다. A light emitting diode refers to a device that generates a small number of carriers (electrons or holes) injected using a p-n junction structure of a semiconductor, and emits predetermined light by recombination thereof. Such light emitting diodes are used as display elements and backlights. In recent years, power consumption of general light emitting diodes is only several to several tens of those of conventional lighting devices, and their lifetime is several to several tens of times. Superior in terms of durability

일반적으로, 발광 다이오드를 조명용으로 사용하기 위해서는 인쇄 회로 기판 상에 다수의 발광 칩을 실장한 다음, 발광 칩 간을 와이어를 이용하여 직렬 연결한 다음, 이를 몰딩하여 발광 소자를 제작하거나, 다수의 발광 소자를 직렬 연결하여 조명용 발광 소자를 제작하였다. In general, in order to use a light emitting diode for lighting, a plurality of light emitting chips may be mounted on a printed circuit board, and then the light emitting chips may be connected in series using wires, and then molded to manufacture light emitting devices, or a plurality of light emitting devices may be used. The devices were connected in series to produce a light emitting device for illumination.

이러한 종래의 조명용 발광 소자는 크기가 커질 뿐만 아니라 사용 가능한 전 원에 있어서 큰 제약이 있었다. 즉, 가정에서 사용하는 교류 전원에 이러한 발광 소자를 사용하기 위해서는 별도의 교류/직류 변환 회로 및 보호 회로가 추가되야 한다. 이러한 회로의 추가는 인해 소자의 크기가 더 커질 뿐 아니라, 소자의 제작비용을 증가시키는 문제가 되었다. Such a conventional light emitting device for lighting not only has a large size but also has a big limitation in the available power. That is, in order to use such a light emitting device in an AC power source used in a home, a separate AC / DC conversion circuit and a protection circuit must be added. The addition of this circuit not only results in a larger device, but also increases the manufacturing cost of the device.

또한, 열 압착을 이용한 와이어 본딩으로 통해 인접한 발광 칩 또는 발광 소자 간을 연결하는 경우, 열 또는 압착에 의해 발광 칩 또는 발광 소자가 손상되는 문제가 발생하였다. 또한, 발광 칩 또는 발광 소자 간을 연결하기 위한 와이어가 떨어져 소자의 동작이 되지 않는 문제가 발생하였다.In addition, when connecting adjacent light emitting chips or light emitting devices through wire bonding using thermal compression, a problem occurs in that the light emitting chips or light emitting devices are damaged by heat or compression. In addition, there is a problem that the device does not operate because the wire for connecting between the light emitting chip or the light emitting device is dropped.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 웨이퍼 레벨에서 다수의 발광 셀을 에어브리지 공정으로 직·병렬 연결하여 소자의 크기를 줄일 수 있고, 소자의 제작 공정을 단순시킬 수 있으며, 제작비용 및 불량률을 감소시킬 수 있어, 대량 생산에 유리한 다수의 셀이 어레이된 발광 소자 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.Accordingly, the present invention can reduce the size of the device, simplify the device manufacturing process, manufacturing cost and It is an object of the present invention to provide a light emitting device in which a plurality of cells are arranged, which can reduce a defective rate, which is advantageous for mass production, and a manufacturing method thereof.

본 발명에 따른 기판과, 상기 기판 상에 형성된 다수의 발광 셀 및 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층 간을 연결하기 위한 브리지 배선을 포함하는 발광 소자를 제공한다. It provides a light emitting device comprising a substrate according to the present invention, a plurality of light emitting cells formed on the substrate and bridge wiring for connecting between the N-type semiconductor layer of the adjacent one light emitting cell and the P-type semiconductor layer of the other light emitting cell. .

이때, 상기 브리지 배선은 적어도 한층의 도전성막을 포함하고, 상기 도전성막은 0.001 내지 100㎛ 두께의 금속층을 사용한다. In this case, the bridge wiring includes at least one conductive film, and the conductive film uses a metal layer having a thickness of 0.001 to 100 μm.

또한 본 발명에 따른 다수의 발광 셀이 형성된 기판을 마련하는 단계 및 브리지 배선을 통해 인접한 일 발광 셀의 N형 반도체층과, 타 발광 셀의 P형 반도체층 간을 연결하는 단계를 포함하는 발광 소자의 제조 방법을 제공한다. In addition, there is provided a light emitting device comprising the steps of providing a substrate with a plurality of light emitting cells according to the present invention and connecting the N-type semiconductor layer of the adjacent one light emitting cell and the P-type semiconductor layer of the other light emitting cell through a bridge wiring It provides a method for producing.

여기서, 상기 브리지 배선을 통해 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층간을 연결하는 단계는, 상기 기판 상에 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층의 일부를 노출하는 제 1 감광막 패턴을 형성하는 단계와, 전체 구조상에 제 1 도전성막을 형성하는 단계와, 상기 제 1 도전성막 상에 인접한 일 발광 셀의 N형 반도체층 상부와 타 발광 셀의 P형 반도체층 상부의 일부를 노출하는 제 2 감광막 패턴을 형성하는 단계와, 상기 제 2 감광막 패턴의 노출영역에 제 2 도전성막을 형성하는 단계 및 상기 제 1 및 제 2 감광막 패턴과 상기 제 2 도전성막 하부 영역을 제외한 영역의 상기 제 1 도전성막을 제거하는 단계를 포함한다. 또한, 상기 브리지 배선을 통해 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층간을 연결하는 단계는, 상기 기판상에 절연막을 형성하는 단계와, 상기 절연막의 일부를 제거하여 상기 N형 반도체층 및 상기 P형 반도체층의 일부를 노출하는 단계와, 전체 구조상에 도전성막을 형성하는 단계 및 상기 인접한 일 발광 셀의 N형 반도체층 상부와, 타 발광 셀의 P형 반도체층 상부와, 이들 사이영역을 제외한 나머지 영역의 상기 도전성막을 제거하는 단계를 포함한다. Here, the step of connecting the N-type semiconductor layer of the adjacent one light emitting cell and the P-type semiconductor layer of the other light emitting cell through the bridge wiring, the N-type semiconductor layer of the one light emitting cell and the P of the other light emitting cell adjacent to the substrate Forming a first photosensitive film pattern exposing a portion of the type semiconductor layer, forming a first conductive film on the entire structure, and forming an upper portion of the N-type semiconductor layer of another light emitting cell adjacent to the first conductive film and other light emission. Forming a second photoresist layer pattern exposing a portion of an upper portion of the P-type semiconductor layer of the cell; forming a second conductive layer in an exposed region of the second photoresist layer pattern; and forming the first and second photoresist layer patterns and the second photoresist layer pattern. And removing the first conductive film in an area except the lower conductive film area. The connecting between the N-type semiconductor layer of one light emitting cell and the P-type semiconductor layer of another light emitting cell through the bridge wiring may include forming an insulating film on the substrate, and removing a portion of the insulating film. Exposing an N-type semiconductor layer and a portion of the P-type semiconductor layer, forming a conductive film on the entire structure, and an upper portion of the N-type semiconductor layer of the adjacent one light emitting cell, an upper portion of the P-type semiconductor layer of the other light emitting cell; And removing the conductive film in the remaining regions except for these interregions.

상기에서, 상기 다수의 발광 셀이 형성된 기판을 마련하는 단계는, 상기 기판 상에 N형 반도체층 및 P형 반도체층을 형성하는 단계와, 상기 P형 반도체층의 일부를 제거하여 N형 반도체층의 일부를 노출하는 단계 및 노출된 상기 N형 반도체층의 일부를 제거하여 다수의 발광 셀을 형성하는 단계를 포함한다. The preparing of the substrate including the plurality of light emitting cells may include forming an N-type semiconductor layer and a P-type semiconductor layer on the substrate, and removing a portion of the P-type semiconductor layer to form an N-type semiconductor layer. Exposing a portion of the semiconductor substrate and removing a portion of the exposed N-type semiconductor layer to form a plurality of light emitting cells.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1은 본 발명에 따른 다수 셀이 결합된 발광 소자를 나타낸 단면도이고, 도 2a 내지 도 2d는 본 발명에 따른 다수 셀의 결합 방법을 설명하기 위한 회로도이다. 1 is a cross-sectional view illustrating a light emitting device in which a plurality of cells are coupled according to the present invention, and FIGS. 2A to 2D are circuit diagrams for describing a method for combining a plurality of cells according to the present invention.

도 1 내지 도 2d를 참조하면, 본 발명의 발광 소자는 기판(10) 상에 형성된 다수의 발광 셀(100)과, 일 발광 셀(100)의 N 반도체층(20)과 타 발광 셀(100)의 P 반도체층(40)을 연결하기 위한 브리지 배선(80)을 포함한다. 1 to 2D, the light emitting device of the present invention includes a plurality of light emitting cells 100 formed on a substrate 10, an N semiconductor layer 20 of another light emitting cell 100, and another light emitting cell 100. It includes a bridge wiring 80 for connecting the P semiconductor layer (40) of.

여기서, 상기의 발광 셀(100)은 기판(10)과, 기판(10) 상에 형성된 N형 반도체층(20)과, N형 반도체층(20)의 일부 상에 형성된 활성층(30)과, 활성층(30)의 일부 상에 형성된 P형 반도체층(40)을 포함한다. The light emitting cell 100 may include a substrate 10, an N-type semiconductor layer 20 formed on the substrate 10, an active layer 30 formed on a portion of the N-type semiconductor layer 20, It includes a P-type semiconductor layer 40 formed on a portion of the active layer 30.

이때, 기판(10)은 사파이어, 실리콘, 실리콘 카바이드(SiC), 알루미늄 나이드라이드(AlN)로 또는 산화아연(ZnO)등의 단결정 형태이다. At this time, the substrate 10 is in the form of a single crystal such as sapphire, silicon, silicon carbide (SiC), aluminum nitride (AlN) or zinc oxide (ZnO).

상기 N형 반도체층(20)은 N형 불순물이 주입된 질화갈륨(GaN)막을 사용하는 것이 바람직하고, 이에 한정되지 않고 다양한 반도체 성질의 물질층이 가능하다. 본 실시예에서는 N 형 AlxGa1-xN(0≤x≤1)막을 포함하는 N형 반도체층(20)을 형성한다. The N-type semiconductor layer 20 preferably uses a gallium nitride (GaN) film into which N-type impurities are injected, and is not limited thereto. A material layer having various semiconductor properties may be used. In this embodiment, an N-type semiconductor layer 20 including an N - type Al x Ga 1-x N (0≤x≤1) film is formed.

또한, P형 반도체층(40)은 P형 불순물이 주입된 질화갈륨막을 사용하는 것이 바람직하고, 이에 한정되지 않고 다양한 반도체 성질의 물질층이 가능하다. 본 실시예에서는 P형 AlxGa1-xN(0≤x≤1)막을 포함하는 P형 반도체층(40)을 형성한다. 이뿐 아니라 상기 반도체층 막으로 InGaN막을 사용할 수 있다. In addition, the P-type semiconductor layer 40 preferably uses a gallium nitride film implanted with P-type impurities, and is not limited thereto. A material layer having various semiconductor properties may be used. In this embodiment, a P-type semiconductor layer 40 including a P - type Al x Ga 1-x N (0≤x≤1) film is formed. In addition, an InGaN film may be used as the semiconductor layer film.

그리고, 상기 N형 반도체층(20) 및 P형 반도체층(40)은 다층막으로 형성할 수도 있다. 상기에서 N형의 불순물로는 Si를 사용하고, P형의 불순물로는 InGaAlP를 사용할 경우에는 Zn을 사용하고, 질화물계일때는 Mg를 사용한다.The N-type semiconductor layer 20 and the P-type semiconductor layer 40 may be formed of a multilayer film. In the above, Si is used as the N-type impurity, Zn is used when InGaAlP is used as the P-type impurity, and Mg is used in the case of nitride.

상기에서 활성층(30)으로는 N형 AlxGa1-xN(0≤x≤1)막 위에 양자우물층과 장벽층이 반복적으로 형성된 다층막을 사용한다. 상기의 장벽층과 우물층은 2원 화합물인 GaN, InN, AlN 등을 사용할 수 있고, 3원 화합물 InxGa1-xN(0≤x≤1), AlxGa1-xN(0≤x≤1)등을 사용할 수 있고, 4원 화합물 AlxInyGa1-x-yN(0≤x+y≤1)을 사용할 수 있다. 물론 상기의 2원 내지 4원 화합물에 소정의 불순물을 주입하여 N형 반도체 층(20) 및 P형 반도체층(40)을 형성할 수도 있다.As the active layer 30, a multilayer film in which a quantum well layer and a barrier layer are repeatedly formed on an N-type Al x Ga 1-x N (0≤x≤1) film is used. As the barrier layer and the well layer, binary compounds such as GaN, InN, and AlN may be used, and ternary compounds In x Ga 1-x N (0 ≦ x1 ) and Al x Ga 1-x N (0 ≤ x ≤ 1) may be used, and the quaternary compound Al x In y Ga 1-xy N (0 ≦ x + y ≦ 1) may be used. Of course, the N-type semiconductor layer 20 and the P-type semiconductor layer 40 may be formed by implanting predetermined impurities into the two- to four-membered compounds.

도면에서는 도시되지 않았지만, 발광 셀(100)의 특성과 사용목적 및 발광 효율을 향상시키기 위한 다양한 물질층이 더 추가 될 수 있다. 즉, 기판(10)과 N형 반도체층(20) 사이에 완충 역할을 하는 버퍼층이 더 형성될 수도 있다. Although not shown in the drawing, various material layers may be further added to improve characteristics, purpose of use, and luminous efficiency of the light emitting cell 100. That is, a buffer layer that serves as a buffer may be further formed between the substrate 10 and the N-type semiconductor layer 20.

또한, P형 반도체층의 저항을 줄이기 위해 P형 반도체층(40) 상에 투명전극을 이용한 도전성층을 더 형성할 수도 있다. 도전성 층으로 ITO를 사용한다. In addition, a conductive layer using a transparent electrode may be further formed on the P-type semiconductor layer 40 to reduce the resistance of the P-type semiconductor layer. ITO is used as the conductive layer.

상술한 설명은 수평형 발광 셀에 관해서 설명하였지만, 이에 한정되지 아니하고, 수직형 발광 셀 및 플립 칩 구조의 발광 셀에도 적용될 수 있다. Although the above description has been made with respect to the horizontal type light emitting cell, the present invention is not limited thereto and may be applied to the vertical type light emitting cell and the light emitting cell having a flip chip structure.

이후, 브리지(Bridge) 공정 또는 스텝 커버(Step Cover) 등의 공정을 통해 각기 인접한 발광 셀(100)의 N형 반도체층(20)과 P형 반도체층(40)을 전기적으로 연결하는 브리지 배선(80)을 형성한다. 브리지 배선(80)은 도전성의 물질을 이용하여 형성하되, 금속을 이용하여 형성한다. 물론, 불순물로 도핑된 실리콘 화합물을 이용할 수도 있다. 브리지 배선(80) 형성을 위한 상기의 공정에 관한 구체적인 설명은 후술한다. Subsequently, a bridge wiring for electrically connecting the N-type semiconductor layer 20 and the P-type semiconductor layer 40 of the adjacent light emitting cells 100 through a bridge process or a step cover process, or the like ( 80). The bridge wiring 80 is formed using a conductive material, but is formed using a metal. Of course, it is also possible to use a silicon compound doped with an impurity. A detailed description of the above process for forming the bridge wiring 80 will be described later.

이하, 브리지 배선을 통해 연결된 다수 발광 셀의 연결 관계를 설명한다.Hereinafter, the connection relationship of the plurality of light emitting cells connected through the bridge wiring will be described.

도 2a에 도시된 바와 같이 제 1 패드(91)와 제 2 패드(92) 사이에 브리지 배선(80)을 통해 다수의 발광 셀(100)이 직렬 연결된다. 또한, 도 2b에 도시된 바와 같이 직렬 연결된 다수의 발광 셀(100)이 하나의 블록으로 형성되고, 이러한 블록들이 브리지 배선(80)을 통해 제 1 및 제 2 패드(91, 92) 사이에 병렬 연결된다. 또한, 도 2c에 도시된 바와 같이 직렬 연결된 다수의 발광 셀(100)이 브리지 배선 (80)을 통해 브리지 회로부(95)와 연결된다. 브리지 배선의 두께는 0.001 내지 100㎛인 것이 바람직하다. 또한, 브리지 배선과 하부의 반도체층과의 간격을 0.01 내지 50㎛로 하는 것이 효과적이다. As illustrated in FIG. 2A, a plurality of light emitting cells 100 are connected in series between the first pad 91 and the second pad 92 through the bridge wiring 80. Also, as shown in FIG. 2B, a plurality of light emitting cells 100 connected in series are formed as one block, and these blocks are parallel between the first and second pads 91 and 92 through the bridge wiring 80. Connected. In addition, as illustrated in FIG. 2C, a plurality of light emitting cells 100 connected in series are connected to the bridge circuit unit 95 through the bridge wiring 80. It is preferable that the thickness of a bridge wiring is 0.001-100 micrometers. Moreover, it is effective to make the space | interval of bridge wiring and the lower semiconductor layer into 0.01-50 micrometers.

상기 브리지 배선(80)은 에어브리지 공정 또는 스텝 커버 공정을 통해 제작한다. 하기에서는 이러한 브리지 공정을 통해 형성된 발광 소자의 제작 방법을 설명한다. 이때 개개의 발광 셀은 수평형을 기준으로 설명한다. The bridge wiring 80 is manufactured through an air bridge process or a step cover process. Hereinafter, a manufacturing method of a light emitting device formed through such a bridge process will be described. In this case, each light emitting cell will be described based on the horizontal type.

도 3a 내지 도 3d는 도 1의 A영역 확대도로서, 본 발명의 제 1 실시예에 따른 발광 소자의 제작 방법을 설명하기 위한 단면도이다. 3A to 3D are enlarged views of region A of FIG. 1, and are cross-sectional views illustrating a method of manufacturing a light emitting device according to a first embodiment of the present invention.

도 3a를 참조하면, 기판(110) 상에 다수의 발광 셀(100)을 형성한다. Referring to FIG. 3A, a plurality of light emitting cells 100 are formed on a substrate 110.

이를 위해, 사파이어 기판 상에 N형 반도체층(120), 활성층(130) 및 P형 반도체층(140)을 순차적으로 형성한다. 마스크를 이용한 사진 식각공정을 통해 P형 반도체층(140) 및 활성층(130)을 제거하여 N형 반도체층(120)을 노출시킨다. 이후, 마스크를 이용한 사진 식각공정을 통해 노출된 N형 반도체층(120)의 일부를 제거하여 기판(110)을 노출시킨다. 이로써, 인접한 발광 셀(100) 간에 전기적으로 분리된 발광 셀(100)이 제작된다. N형 반도체층(120) 상에 N형 전극(150)을 형성한다. 이에 한정되지 않고, P형 반도체층(140) 상에 오믹 전극층(미도시)을 더 형성할 수도 있다. To this end, the N-type semiconductor layer 120, the active layer 130 and the P-type semiconductor layer 140 are sequentially formed on the sapphire substrate. The N-type semiconductor layer 120 is exposed by removing the P-type semiconductor layer 140 and the active layer 130 through a photolithography process using a mask. Subsequently, a portion of the N-type semiconductor layer 120 exposed through a photolithography process using a mask is removed to expose the substrate 110. As a result, the light emitting cells 100 electrically separated from the adjacent light emitting cells 100 are manufactured. An N-type electrode 150 is formed on the N-type semiconductor layer 120. The ohmic electrode layer (not shown) may be further formed on the P-type semiconductor layer 140 without being limited thereto.

도 3b를 참조하면, 도 3a에 도시된 전체 구조상에 감광막을 도포한 다음, 사진 현상공정을 통해 인접한 일 발광 셀(100)의 N형 전극(150) 영역과 타 발광 셀(100)의 P형 반도체층(140)의 일부를 노출시키는 제 1 감광막 패턴(155)을 형성하 고, 이렇게 형성된 제 1 감광막 패턴(155)의 단차를 따라 제 1 도전성막(160)을 형성한다. 본 실시예에서는 제 1 감광막 패턴(155)에 의해 N형 전극(150)의 상부면을 개방하였고, P형 반도체층(140)의 측면과 상부면을 개방되었다. 따라서, N형 전극(150)의 상부면과, P형 반도체층(140)의 측면과 상부면이 제 1 도전성막(160)에 의해 전기적으로 연결될 수 있게 된다. 제 1 도전성막(160)으로는 금속을 사용하는 것이 바람직하고, 은, 구리, 알루미늄, 텅스텐 및 티타늄 중 적어도 어느 하나를 사용하는 것이 바람직하다. 또한, 상기 도전성막을 투명전극을 형성할 수있다. 제 1 도전성막(160)은 금속박막 증착, 성장 및 금속도금공정을 통해 형성할 수 있다. Referring to FIG. 3B, the photosensitive film is coated on the entire structure shown in FIG. 3A, and then the N-type electrode 150 region of the adjacent one light emitting cell 100 and the P type of the other light emitting cell 100 are applied through a photolithography process. A first photoresist layer pattern 155 exposing a part of the semiconductor layer 140 is formed, and a first conductive layer 160 is formed along the step of the first photoresist layer pattern 155 thus formed. In this embodiment, the top surface of the N-type electrode 150 is opened by the first photoresist pattern 155, and the side and top surfaces of the P-type semiconductor layer 140 are opened. Therefore, the upper surface of the N-type electrode 150, and the side surface and the upper surface of the P-type semiconductor layer 140 may be electrically connected by the first conductive layer 160. It is preferable to use a metal as the first conductive film 160, and at least one of silver, copper, aluminum, tungsten, and titanium is preferably used. In addition, the conductive film can form a transparent electrode. The first conductive layer 160 may be formed through metal thin film deposition, growth, and metal plating processes.

도 3c를 참조하면, 도 3b에 도시된 전체 구조상에 감광막을 도포한 다음, 사진 현상 공정을 통해 상기 제 1 감광막 패턴(155)과 동일한 형상의 제 2 감광막 패턴(165)을 형성하여 제 1 도전성막(160)의 일부를 노출한다. 제 2 감광막 패턴(165)에 의해 노출된 제 1 도전성막(160) 상에 제 2 도전성막(170)을 형성한다. 이때, 제 1 감광막 패턴(155)의 노출영역보다 제 2 감광막 패턴(165)의 노출영역이 1% 내지 10% 더 넓게 형성할 수도 있다. 제 2 도전성막(170)으로 제 1 도전성막(160)에 비하여 그 저항값이 작은 금속을 사용한다. 물론, 제 2 도전성막(170)으로 제 1 도전성막(160)과 동일한 금속을 사용할 수 있다. 본 실시예에서는 은, 금 및 백금 중 적어도 어느 하나를 사용하는 것이 바람직하다. 제 2 도전성막(170) 또한, 제 1 도전성막(160)과 동일한 방법으로 형성할 수 있으며, 본 실시예에서는 금속도금공정을 통해 형성하는 것이 효과적이다. 제 2 도전성막(170)의 두께를 제 1 도전성막(160) 두께의 1 내지 20 정도 두껍게 형성하는 것이 바람직하다. 이를 통해 제 1 및 제 2 도전성막(160, 170)으로 이루어진 브리지 배선이 끊어지거나 단락되는 현상을 방지할 수 있다. 물론 제 2 도전성막(170)의 저항이 작기 때문에 브리지 배선이 갖는 저항 또한 작게 할 수 있다. Referring to FIG. 3C, after the photoresist film is coated on the entire structure shown in FIG. 3B, a second photoresist film pattern 165 having the same shape as the first photoresist film pattern 155 is formed through a photolithography process, thereby forming a first conductive layer. A portion of the deposition 160 is exposed. The second conductive film 170 is formed on the first conductive film 160 exposed by the second photosensitive film pattern 165. In this case, the exposed area of the second photosensitive film pattern 165 may be 1% to 10% wider than the exposed area of the first photosensitive film pattern 155. As the second conductive film 170, a metal having a smaller resistance value than that of the first conductive film 160 is used. Of course, the same metal as the first conductive film 160 may be used as the second conductive film 170. In this embodiment, it is preferable to use at least one of silver, gold and platinum. The second conductive film 170 may also be formed by the same method as the first conductive film 160. In the present embodiment, the second conductive film 170 may be formed through a metal plating process. It is preferable to form the thickness of the second conductive film 170 to be about 1 to 20 thick of the thickness of the first conductive film 160. As a result, the bridge wire formed of the first and second conductive layers 160 and 170 may be prevented from being broken or shorted. Of course, since the resistance of the second conductive film 170 is small, the resistance of the bridge wiring can also be reduced.

도 3d를 참조하면, 제 1 및 제 2 감광막 패턴(155, 165)과, 제 2 도전성막(170) 하부의 제 1 도전성막(160)을 제외한 나머지 제 1 도전성막(160)을 제거하여 브리지 배선을 형성한다. Referring to FIG. 3D, the first and second photoresist layer patterns 155 and 165 and the first conductive layer 160 except for the first conductive layer 160 under the second conductive layer 170 may be removed to form a bridge. Form the wiring.

이를 위해 제 1 감광막 스트립 공정을 통해 제 2 감광막 패턴(165)을 제거한다. 이후, 제 2 도전성막(170)을 배리어막으로 하는 식각공정을 실시하여 제 2 도전성막(170) 하부를 제외한 영역의 제 1 도전성막(160)을 제거한다. 제 2 감광막 스트립 공정을 통해 제 1 감광막 패턴(155)을 제거한다. 이에 한정되지 않고, 감광막 패턴 및 도전성막 제거의 순서는 공정 조건에 따라 다양하게 실시될 수 있다. 즉, 감광막 스트립 공정을 통해 제 1 및 제 2 감광막 패턴(155, 165)을 먼저 제거한 다음, 제 1 도전성막(160)을 제거할 수도 있다. 이로써, 제 1 및 제 2 도전성막(160, 170)을 포함하는 브리지 배선이 형성되어 인접한 일 발광 셀(100)의 N형 전극(150)과 타 발광 셀(100)의 P형 반도체층(140)을 전기적으로 연결된다. To this end, the second photoresist pattern 165 is removed through the first photoresist strip process. Thereafter, an etching process using the second conductive film 170 as a barrier film is performed to remove the first conductive film 160 in a region except for the lower portion of the second conductive film 170. The first photoresist pattern 155 is removed through the second photoresist strip process. The present invention is not limited thereto, and the order of removing the photosensitive film pattern and the conductive film may be variously performed according to process conditions. That is, the first and second photoresist patterns 155 and 165 may be removed first, and then the first conductive layer 160 may be removed through the photoresist strip process. As a result, a bridge wiring including the first and second conductive layers 160 and 170 is formed to form the N-type electrode 150 of the adjacent one light emitting cell 100 and the P-type semiconductor layer 140 of the other light emitting cell 100. ) Is electrically connected.

이후 도시는 되지 않았지만, 최외측 가장자리에 위치한 일 발광 셀의 N형 반도체층과 접속된 N형 패드를 형성하고, 타 발광 셀의 P형 반도체층과 접속된 P형 패드를 형성한다. After that, although not shown, an N-type pad connected to the N-type semiconductor layer of one light emitting cell positioned at the outermost edge is formed, and a P-type pad connected to the P-type semiconductor layer of another light emitting cell is formed.

본 발명의 브리지 배선은 인접한 일 발광 셀의 N형 반도체층 상에 형성된 N 형 전극 상부와 타 발광 셀의 P형 반도체층의 상부 및 측벽 간을 브리지 배선으로 연결할 수 있을 뿐아니라, N형 전극 둘레와, P형 반도체층 상부를 브리지 배선으로 연결할 수 있다. 이와 같은 본 발명의 제 2 실시예에 대하여 하기에서 도면을 참조하여 설명한다. 하기 실시예에서는 앞서 설명한 제 1 실시예와 중복되는 설명은 생략한다. The bridge wiring of the present invention can connect the upper portion of the N-type electrode formed on the N-type semiconductor layer of one adjacent light emitting cell to the upper sidewall and the sidewall of the P-type semiconductor layer of the other light emitting cell, as well as the periphery of the N-type electrode. And the upper portion of the P-type semiconductor layer can be connected by bridge wiring. A second embodiment of the present invention will be described with reference to the drawings below. In the following embodiment, a description overlapping with the first embodiment described above will be omitted.

도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 발광 소자의 제작 방법을 설명하기 위한 단면도이다. 4A to 4C are cross-sectional views illustrating a method of manufacturing a light emitting device according to a second embodiment of the present invention.

도 4a를 참조하면, 다수의 발광 셀(100)이 형성된 기판(210) 상에 제 1 감광막 패턴(255)을 형성한다. 이때, 제 1 감광막 패턴(255)에 의해 인접한 일 발광 셀(100)의 N형 전극(250) 둘레가 개방되어, N형 전극(250) 및 N형 반도체층(220)의 일부가 노출되고, 타 발광 셀(100)의 P형 반도체층(240) 상부의 일부가 노출된다. 이후, 전체 구조상에 그 단차를 따라 제 1 도전성막(260)을 형성한다. 이때, 제 1 도전성막(260)은 N형 전극(250) 둘레를 감싸는 형상으로 형성된다. 이를 통해 제 1 도전성막(260)과, N형 전극(250) 사이의 접촉저항을 줄일 수 있다. Referring to FIG. 4A, a first photoresist layer pattern 255 is formed on a substrate 210 on which a plurality of light emitting cells 100 are formed. At this time, the periphery of the N-type electrode 250 of the adjacent one light emitting cell 100 is opened by the first photoresist film pattern 255 to expose a portion of the N-type electrode 250 and the N-type semiconductor layer 220. A portion of the upper portion of the P-type semiconductor layer 240 of the other light emitting cell 100 is exposed. Thereafter, the first conductive film 260 is formed on the entire structure along the step. In this case, the first conductive film 260 is formed in a shape surrounding the N-type electrode 250. As a result, contact resistance between the first conductive layer 260 and the N-type electrode 250 may be reduced.

도 4b를 참조하면, 제 1 도전성막(260) 상에 제 2 감광막 패턴(265)을 형성하고, 제 2 도전성막(270)을 제 2 감광막 패턴(265)에 의해 노출된 영역에 형성한다. Referring to FIG. 4B, a second photosensitive film pattern 265 is formed on the first conductive film 260, and the second conductive film 270 is formed in an area exposed by the second photosensitive film pattern 265.

도 4c를 참조하면, 제 1 및 제 2 감광막 패턴(255, 265)과, 제 2 도전성막(270)의 하부를 제외한 영역의 제 1 도전성막(260)을 제거하여 인접한 일 발광 셀(100)의 N형 전극(250) 및 타 발광 셀(100)의 P형 반도체층(240)을 전기적으로 연 결하는 브리지 배선을 형성한다. Referring to FIG. 4C, the adjacent one light emitting cell 100 is removed by removing the first and second photoresist layer patterns 255 and 265 and the first conductive layer 260 in a region except for the lower portion of the second conductive layer 270. The bridge wiring electrically connecting the N-type electrode 250 and the P-type semiconductor layer 240 of the other light emitting cell 100 is formed.

상술한 실시예에서는 브리지 배선이 두층의 도전성막으로 형성되었지만, 이에 한정되지 않고, 다수의 층으로 형성될 수 있다. 물론 브리지 배선이 단일층으로 형성될 수도 있다. 또한, P형 반도체층(240) 상에 P형 전극이 형성될 수도 있다. 이와 같은 본 발명의 제 3 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 앞서 설명한 제 1 및 제 2 실시예와 중복되는 설명은 생략한다. In the above-described embodiment, the bridge wiring is formed of two conductive films, but is not limited thereto and may be formed of a plurality of layers. Of course, the bridge wiring may be formed in a single layer. In addition, a P-type electrode may be formed on the P-type semiconductor layer 240. Such a third embodiment of the present invention will be described with reference to the drawings. In the following embodiment, a description overlapping with the above-described first and second embodiments will be omitted.

도 5a 및 도 5b는 본 발명의 제 3 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도이다. 5A and 5B are cross-sectional views illustrating a method of manufacturing a light emitting device according to a third embodiment of the present invention.

도 5a를 참조하면, 다수의 발광 셀(100)이 형성된 기판(310) 상에 감광막 패턴(365)을 형성한다. 이때, 감광막 패턴(365)에 의해 인접한 일 발광 셀(100)의 N형 전극(350)을 포함한 N형 반도체층(320)의 일부가 노출되고, 타 발광 셀(100)이 P형 전극(360)을 포함하는 P형 반도체층(340)의 일부가 노출된다. 즉, N형 전극(350)의 상부와 일 측벽과 이와 인접한 N형 반도체층(320)이 노출되고, P형 전극(360)과, 이와 인접한 P형 반도체층(340)의 상부 및 측벽의 일부가 노출된다. 다음으로, 감광막 패턴(365)에 의해 노출된 영역에 브리지 배선용 제 1 도전성막(370)을 형성한다. 이때, 제 1 도전성막(370)의 두께를 충분히 두껍게 하는 것이 바람직하다. Referring to FIG. 5A, a photosensitive film pattern 365 is formed on a substrate 310 on which a plurality of light emitting cells 100 are formed. In this case, a portion of the N-type semiconductor layer 320 including the N-type electrode 350 of the adjacent one light emitting cell 100 is exposed by the photosensitive film pattern 365, and the other light emitting cell 100 is the P-type electrode 360. A portion of the P-type semiconductor layer 340 including) is exposed. That is, the top and one sidewall of the N-type electrode 350 and the N-type semiconductor layer 320 adjacent thereto are exposed, and the P-type electrode 360 and a portion of the top and sidewalls of the P-type semiconductor layer 340 adjacent thereto are exposed. Is exposed. Next, the first conductive film 370 for bridge wiring is formed in the region exposed by the photosensitive film pattern 365. At this time, it is preferable to thicken the thickness of the first conductive film 370 sufficiently.

도 5b를 참조하면, 감광막 패턴(365)을 제거하여 인접한 일 발광 셀(100)의 N형 전극(350)과, 타 발광 셀(100)의 P형 전극(360)이 형성된 P형 반도체층(340)을 전기적으로 연결한다. Referring to FIG. 5B, the P-type semiconductor layer in which the N-type electrode 350 of the adjacent one light emitting cell 100 and the P-type electrode 360 of the other light emitting cell 100 are formed by removing the photoresist pattern 365. 340 is electrically connected.

이를 통해 다수의 발광 셀을 웨이퍼 레벨에서 전기적으로 연결할 수 있게 된다. 물론, 상술한 설명은 인접한 일 발광 셀의 N형 반도체층과, 타 발광 셀의 P형 반도체층을 전기적으로 연결함에 관해 설명하였지만, 이에 한정되지 않고, 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 N형 반도체층 간을 상술한 방법을 통해 전기적으로 연결할 수도 있고, 인접한 일 발광 셀의 P형 반도체층과 타 발광 셀의 P형 반도체층 간을 전기적으로 연결할 수 있다. 또한, 하나의 발광 셀의 N형 반도체층과, 이와 인접한 다수 발광 셀의 P형 반도체층 및/또는 N형 반도체층 간을 전기적으로 연결할 수도 있다. 물론 상기와 반대의 경우도 가능하다. This enables a plurality of light emitting cells to be electrically connected at the wafer level. Of course, the above description has been made regarding the electrical connection between the N-type semiconductor layer of the adjacent one light emitting cell and the P-type semiconductor layer of the other light emitting cell, but is not limited thereto. The N-type semiconductor layers of the light emitting cells may be electrically connected through the above-described method, or the P-type semiconductor layers of one adjacent light emitting cell and the P-type semiconductor layers of the other light emitting cells may be electrically connected. Further, the N-type semiconductor layer of one light emitting cell and the P-type semiconductor layer and / or the N-type semiconductor layer of the plurality of light emitting cells adjacent thereto may be electrically connected. Of course, the reverse of the above is also possible.

본 발명은 상술한 에어 브리지 공정에 한정되지 않고 브리지 배선을 스텝 커버 공정을 통해 형성할 수도 있다. 상술한 에어 브리지 공정은 두 전극간을 가교 형태의 도전성막을 이용하여 연결는 기술이지만, 후술되는 스텝 커버 공정은 두 전극 사이의 단차를 따라 도전성막을 형성하여 두 전극간을 연결하는 기술이다. The present invention is not limited to the air bridge process described above, and the bridge wiring may be formed through the step cover process. The above-described air bridge process is a technique of connecting two electrodes using a cross-linked conductive film, but the step cover process described below is a technique of connecting the two electrodes by forming a conductive film along a step between the two electrodes.

즉, 전극이 형성된 반도체층을 SiO2등의 절연막으로 절연을 먼저 시키고 포토공정을 이용하여 감광액을 도포하고 현상하여 서로 연결될 전극부분만을 노출시켜 절연막을 식각하여 제거하고, 그 위에 도금 또는 금속증착 등의 방법으로 오믹 금속과 도전성 금속을 그 단차를 따라 도포한 후, 아세톤 등의 유기 용제로 세정처리를 하면 전극 부분 위를 제외하고는 나머지 절연막 위의 금속층은 제거되어 결국 두 전극이 전기적으로 통전 될 수 있다. 이와 같은 본 발명의 제 4 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 앞서 설명한 제 1 내지 제 3 실 시예와 중복되는 설명은 생략한다. That is, the semiconductor layer on which the electrode is formed is first insulated with an insulating film such as SiO 2 , and then the photoresist is applied and developed using a photo process to expose only the electrode portions to be connected to each other, thereby etching and removing the insulating film, and plating or metal deposition thereon. After the ohmic metal and the conductive metal are applied along the steps, and washed with an organic solvent such as acetone, the metal layer on the remaining insulating film except for the electrode part is removed and eventually the two electrodes are electrically energized. Can be. This fourth embodiment of the present invention will be described with reference to the drawings. In the following embodiments, descriptions overlapping with the first to third embodiments described above will be omitted.

도 6a 내지 도 6c는 본 발명의 제 4 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도이다.6A to 6C are cross-sectional views illustrating a method of manufacturing a light emitting device according to a fourth embodiment of the present invention.

도 6a를 참조하면, 다수의 발광 셀(100)이 형성된 반도체 기판(410) 상에 그 단차를 따라 절연막(470)을 형성한다. 이때 절연막(470)으로는 SiO2를 사용한다. Referring to FIG. 6A, an insulating film 470 is formed on a semiconductor substrate 410 on which a plurality of light emitting cells 100 are formed along a step. At this time, SiO 2 is used as the insulating film 470.

도 6b를 참조하면, 전체 구조상에 감광막을 도포한 다음, 마스크를 이용한 사진식각공정을 실시하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 N형 패드(450) 및 P형 패드(460) 상에 형성된 절연막(470)을 제거한다. 서로 연결된 전극 부분 영역만을 노출시켜 절연막(470)을 제거한다. 이후, 상기 감광막 패턴도 함께 제거한다. 이로써, N형 패드(450) 및 P형 패드(460)가 노출된다. 물론 이때, N형 패드(450) 및 P형 패드(460) 주위의 N형 반도체층(420) 및 P형 반도체층(440)도 함께 노출될 수 있다.Referring to FIG. 6B, after the photoresist is coated on the entire structure, a photolithography process using a mask is performed to form a photoresist pattern, and an etching process using the photoresist pattern as an etching mask is performed to form an N-type pad 450 and The insulating film 470 formed on the P-type pad 460 is removed. The insulating layer 470 is removed by exposing only the electrode partial regions connected to each other. Thereafter, the photoresist pattern is also removed. As a result, the N-type pad 450 and the P-type pad 460 are exposed. Of course, the N-type semiconductor layer 420 and the P-type semiconductor layer 440 around the N-type pad 450 and the P-type pad 460 may also be exposed.

도 6c를 참조하면, 전체 구조상에 도금 또는 금속 증착 등의 방법으로 도전성막(480)을 형성한다. 이후, 인접한 일 발광 셀(100)의 N형 패드(450) 영역과, 타 발광 셀(100)의 P형 패드(460) 영역 및 이들 간의 사이 영역을 제외한 나머지 영역의 도전성 금속막을 제거하여 브리지 배선을 형성한다. 도 6c에서는 도전성막(480)으로 한층의 금속층인 것처럼 도시하였지만 이에 한정되지 않고, 오믹 금속과 도전성 금속을 포함하는 다층으로 형성할 수도 있고, 그 두께 또한 도시된 것보다 더 두껍게 형성될 수도 있다. 상기의 도전성막(480)의 제거는 아세톤 등의 유기 용제 를 이용한다. Referring to FIG. 6C, the conductive film 480 is formed on the entire structure by a method such as plating or metal deposition. Subsequently, the bridge wiring is removed by removing the conductive metal film except for the N-type pad 450 region of the adjacent one light emitting cell 100, the P-type pad 460 region of the other light emitting cell 100, and the region between them. To form. In FIG. 6C, the conductive film 480 is illustrated as a single metal layer, but is not limited thereto. The conductive film 480 may be formed of a multilayer including an ohmic metal and a conductive metal, and may be thicker than that shown. Removal of the conductive film 480 uses an organic solvent such as acetone.

상술한 바와 같이, 본 발명은 웨이퍼 레벨에서 인접한 발광 셀 간을 브리지 배선을 통해 연결하여, 소자의 크기를 줄일 수 있다. As described above, the present invention can reduce the size of the device by connecting the adjacent light emitting cells at the wafer level through the bridge wiring.

또한, 다수의 발광 셀이 직렬 접속되어 가정용에서 사용하는 고전압에서도 동작이 가능한 발광 소자를 제공할 수 있고, 발광 소자의 제작 공정을 단순화 할 수 있다. In addition, a plurality of light emitting cells can be connected in series to provide a light emitting device that can operate even at a high voltage used in the home, it is possible to simplify the manufacturing process of the light emitting device.

또한, 별도의 와이어 연결없이 웨이퍼 레벨에서 발광 셀간을 연결함으로 인해 제작 비용 및 제작시 불량률을 감소시킬 수 있다. In addition, by connecting the light emitting cells at the wafer level without a separate wire connection it is possible to reduce the manufacturing cost and manufacturing failure rate.

Claims (7)

기판;Board; 상기 기판 상에 형성된 다수의 발광 셀; 및A plurality of light emitting cells formed on the substrate; And 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층 간을 연결하기 위한 브리지 배선;을 포함하는 발광 소자.And a bridge wiring for connecting between the N-type semiconductor layer of one adjacent light emitting cell and the P-type semiconductor layer of another light emitting cell. 청구항 1에 있어서, The method according to claim 1, 상기 브리지 배선은 적어도 한층의 도전성막을 포함하는 발광 소자.The bridge wiring includes at least one conductive film. 청구항 2에 있어서, The method according to claim 2, 상기 도전성막은 0.001 내지 100㎛ 두께의 금속층을 사용하는 발광 소자.The conductive film is a light emitting device using a metal layer of 0.001 to 100㎛ thickness. 다수의 발광 셀이 형성된 기판을 마련하는 단계; 및Providing a substrate on which a plurality of light emitting cells are formed; And 브리지 배선을 통해 인접한 일 발광 셀의 N형 반도체층과, 타 발광 셀의 P형 반도체층 간을 연결하는 단계;를 포함하는 발광 소자의 제조 방법.Connecting the N-type semiconductor layer of the adjacent one light emitting cell and the P-type semiconductor layer of the other light emitting cell through bridge wirings. 청구항 4에 있어서, 상기 브리지 배선을 통해 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층간을 연결하는 단계는,The method of claim 4, wherein connecting the N-type semiconductor layer of the adjacent one light emitting cell and the P-type semiconductor layer of the other light emitting cell through the bridge wiring comprises: 상기 기판 상에 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층의 일부를 노출하는 제 1 감광막 패턴을 형성하는 단계;Forming a first photoresist pattern on the substrate to expose an N-type semiconductor layer of one light emitting cell and a portion of the P-type semiconductor layer of another light emitting cell; 전체 구조상에 제 1 도전성막을 형성하는 단계;Forming a first conductive film on the entire structure; 상기 제 1 도전성막 상에 인접한 일 발광 셀의 N형 반도체층 상부와 타 발광 셀의 P형 반도체층 상부의 일부를 노출하는 제 2 감광막 패턴을 형성하는 단계;Forming a second photoresist layer pattern on the first conductive layer, the second photoresist layer pattern exposing an upper portion of an N-type semiconductor layer of one light emitting cell and a portion of an upper portion of a P-type semiconductor layer of another light emitting cell; 상기 제 2 감광막 패턴의 노출영역에 제 2 도전성막을 형성하는 단계; 및Forming a second conductive film in an exposed area of the second photosensitive film pattern; And 상기 제 1 및 제 2 감광막 패턴과 상기 제 2 도전성막 하부 영역을 제외한 영역의 상기 제 1 도전성막을 제거하는 단계;를 포함하는 발광 소자의 제조 방법.And removing the first conductive film in a region other than the first and second photoresist pattern and the lower region of the second conductive film. 청구항 4에 있어서, 상기 브리지 배선을 통해 인접한 일 발광 셀의 N형 반도체층과 타 발광 셀의 P형 반도체층간을 연결하는 단계는,The method of claim 4, wherein connecting the N-type semiconductor layer of the adjacent one light emitting cell and the P-type semiconductor layer of the other light emitting cell through the bridge wiring comprises: 상기 기판상에 절연막을 형성하는 단계;Forming an insulating film on the substrate; 상기 절연막의 일부를 제거하여 상기 N형 반도체층 및 상기 P형 반도체층의 일부를 노출하는 단계;Removing a portion of the insulating film to expose a portion of the N-type semiconductor layer and the P-type semiconductor layer; 전체 구조상에 도전성막을 형성하는 단계; 및Forming a conductive film on the entire structure; And 상기 인접한 일 발광 셀의 N형 반도체층 상부와, 타 발광 셀의 P형 반도체층 상부와, 이들 사이영역을 제외한 나머지 영역의 상기 도전성막을 제거하는 단계;를 포함하는 발광 소자의 제조 방법.And removing the conductive film over the N-type semiconductor layer of the adjacent one light emitting cell, the P-type semiconductor layer of the other light emitting cell, and the remaining regions except for the region therebetween. 청구항 4에 있어서, 상기 다수의 발광 셀이 형성된 기판을 마련하는 단계는, The method of claim 4, wherein the preparing of the substrate on which the plurality of light emitting cells is formed comprises: 상기 기판 상에 N형 반도체층 및 P형 반도체층을 형성하는 단계;Forming an N-type semiconductor layer and a P-type semiconductor layer on the substrate; 상기 P형 반도체층의 일부를 제거하여 N형 반도체층의 일부를 노출하는 단계; 및Removing a portion of the P-type semiconductor layer to expose a portion of the N-type semiconductor layer; And 노출된 상기 N형 반도체층의 일부를 제거하여 다수의 발광 셀을 형성하는 단계;를 포함하는 발광 소자의 제조 방법.Removing a portion of the exposed N-type semiconductor layer to form a plurality of light emitting cells.
KR1020050024496A 2005-03-24 2005-03-24 Luminous element having arrayed cells and method of manufacturing the same KR100663907B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050024496A KR100663907B1 (en) 2005-03-24 2005-03-24 Luminous element having arrayed cells and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050024496A KR100663907B1 (en) 2005-03-24 2005-03-24 Luminous element having arrayed cells and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20060102657A true KR20060102657A (en) 2006-09-28
KR100663907B1 KR100663907B1 (en) 2007-01-02

Family

ID=37622984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050024496A KR100663907B1 (en) 2005-03-24 2005-03-24 Luminous element having arrayed cells and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR100663907B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106137B1 (en) * 2009-09-25 2012-01-20 서울옵토디바이스주식회사 Ac light emitting diode having full-wave lihgt emitting cell and half-wave light emitting cell
WO2022244931A1 (en) * 2021-05-20 2022-11-24 삼성전자주식회사 Light-emitting diode and display module using same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3505374B2 (en) 1997-11-14 2004-03-08 三洋電機株式会社 Light emitting components
US6547249B2 (en) 2001-03-29 2003-04-15 Lumileds Lighting U.S., Llc Monolithic series/parallel led arrays formed on highly resistive substrates
KR20050082259A (en) * 2004-02-18 2005-08-23 주식회사 이츠웰 Ligh emitting device having monolithic protection element and manufacturing thereof
TW200501464A (en) * 2004-08-31 2005-01-01 Ind Tech Res Inst LED chip structure with AC loop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106137B1 (en) * 2009-09-25 2012-01-20 서울옵토디바이스주식회사 Ac light emitting diode having full-wave lihgt emitting cell and half-wave light emitting cell
WO2022244931A1 (en) * 2021-05-20 2022-11-24 삼성전자주식회사 Light-emitting diode and display module using same

Also Published As

Publication number Publication date
KR100663907B1 (en) 2007-01-02

Similar Documents

Publication Publication Date Title
US7723736B2 (en) Light emitting device having a plurality of light emitting cells and package mounting the same
JP5554792B2 (en) Light emitting device and manufacturing method thereof
KR101106148B1 (en) Luminous device
US20130277682A1 (en) Light emitting element with a plurality of cells bonded, method of manufacturing the same, and light emitting device using the same
KR101158071B1 (en) Luminous element having arrayed cells and method of manufacturing the same
KR100691497B1 (en) Light-emitting device and Method of manufacturing the same
KR101171356B1 (en) Luminous element having arrayed cells and method of manufacturing the same
KR100663907B1 (en) Luminous element having arrayed cells and method of manufacturing the same
KR101171326B1 (en) Luminescence device and Method of manufacturing the same
KR101171331B1 (en) Luminous device
KR100646635B1 (en) Light-emitting device having arrayed cells and method of manufacturing the same
KR101115533B1 (en) Flip chip Light-emitting device and Method of manufacturing the same
KR100620891B1 (en) Luminous element and method of manufacturing the same
KR101158073B1 (en) Light emitting device having arrayed cells
KR100898585B1 (en) Light emitting element having arrayed cells and method of fabricating the same
KR101138974B1 (en) Luminous element and method of manufacturing thereof
KR101165257B1 (en) Luminescence device and method of manufacturing the same
KR101216934B1 (en) Light emitting element having arrayed cells and method of fabricating the same
KR100665302B1 (en) Flip chip type light emitting device, wherein a plurality of light emitting cell is arrayed
KR101709992B1 (en) Light Emitting device
KR20120031047A (en) Luminescence device and method of manufacturing the same
KR20110069376A (en) Manufacturing method of light emitting device and light emitting device produced by the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120917

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130911

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150924

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160907

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170911

Year of fee payment: 12