KR100646635B1 - Light-emitting device having arrayed cells and method of manufacturing the same - Google Patents

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이종람
이재호
윤여진
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Abstract

A single light emitting device having a plurality of cells is provided to improve light extraction efficiency by radiating the light generated from a light emitting layer to the outside. A plurality of light emitting cells are formed on a substrate(10), including an N-type semiconductor layer(20) and a P-type semiconductor layer(40) formed on the N-type semiconductor layer. The substrate is flip-chip bonded to the substrate. An N-type semiconductor layer of one light emitting cell is connected to a P-type semiconductor layer of another light emitting cell. The lateral surface of the N-type semiconductor layer of the light emitting cell and at least one of the lateral surfaces of the P-type semiconductor layer are inclined at a degree of 20~80.

Description

복수 셀의 단일 발광 소자 및 이의 제조 방법 {Light-emitting device having arrayed cells and Method of manufacturing the same}LIGHT-emitting device having arrayed cells and method of manufacturing the same

도 1은 종래의 플립칩 구조의 발광 소자를 도시한 단면도.1 is a cross-sectional view showing a light emitting device having a conventional flip chip structure.

도 2는 본 발명의 발광 소자를 설명하기 위한 개념 단면도.2 is a conceptual cross-sectional view for explaining the light emitting device of the present invention.

도 3a 내지 도 3e는 본 발명에 따른 제 1 실시예의 제조 공정을 설명하기 위한 단면도.3A to 3E are cross-sectional views illustrating a manufacturing process of the first embodiment according to the present invention.

도 4a 내지 도 4d는 본 발명에 따른 제 2 실시예의 제조 공정을 설명하기 위한 단면도.4A to 4D are cross-sectional views for explaining a manufacturing process of the second embodiment according to the present invention.

도 5는 본 발명에 따른 제 3 실시예를 도시한 단면도.5 is a sectional view showing a third embodiment according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 기판 20 : N형 반도체층10: substrate 20: N-type semiconductor layer

30 : 활성층 40 : P형 반도체층30: active layer 40: P-type semiconductor layer

50 : N형 금속범프 55 : P형 금속범프50: N-type metal bump 55: P-type metal bump

60 : 배선 100 : 서브 마운트 기판60: wiring 100: submount substrate

110 : N형 본딩패드 115 : P형 본딩패드110: N-type bonding pad 115: P-type bonding pad

120 : 본딩층120: bonding layer

본 발명은 복수 셀의 단일 발광 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 플립칩(Flip-Chip) 구조의 발광 소자에 있어서 발광 효율과 휘도를 향상시키기 위한 복수 셀의 단일 발광 소자 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single light emitting device having a plurality of cells and a method of manufacturing the same. More specifically, the light emitting device having a flip-chip structure has a single light emitting device having a plurality of cells and a light emitting device for improving the luminous efficiency and luminance thereof. It relates to a manufacturing method.

발광 소자(light emission diode; LED)는 반도체의 p-n 접합 구조를 이용하여 주입된 소수 캐리어(전자 또는 정공)를 만들고 이들의 재결합에 의하여 소정의 빛을 발산하는 소자를 지칭하며, GaAs, AlGaAs, GaN, InGaN, AlGaInP 등의 화합물 반도체(compound semiconductor) 재료의 변경을 통해 발광원을 구성함으로써 다양한 색을 구현할 수 있다. 예를 들어 GaAsP 등을 이용하여 적색 발광 소자를 형성할 수 있고, GaP, InGaN 등을 이용하여 녹색 발광 소자를 형성할 수 있고, InGaN/GaN 더블 헤테로(double hetero) 구조를 이용하여 청색 발광 소자를 형성할 수 있고, AlGaN/GaN 또는 AlGaN/AlGaN 구조를 이용하여 UV 발광 소자를 형성할 수 있다. A light emitting diode (LED) refers to a device that makes a small number of carriers (electrons or holes) injected using a pn junction structure of a semiconductor and emits a predetermined light by recombination thereof. GaAs, AlGaAs, GaN Various colors may be realized by configuring a light emitting source by changing a compound semiconductor material such as InGaN, AlGaInP, or the like. For example, a red light emitting device may be formed using GaAsP, or the like, a green light emitting device may be formed using GaP, InGaN, or the like, and a blue light emitting device may be formed using an InGaN / GaN double hetero structure. The UV light emitting device can be formed by using an AlGaN / GaN or AlGaN / AlGaN structure.

특히, GaN은 상온에서 3.4eV의 직접 천이형 밴드갭(direct bandgap)을 가지며 질화인듐(InN), 질화알루미늄(AlN) 같은 물질과 조합하여 1.9eV (InN)에서 3.4eV (GaN), 6.2eV (AlN)까지 직접 에너지 밴드갭을 가지고 있어서 가시광에서부터 자외선 영역까지 넓은 파장 영역 때문에 광소자의 응용 가능성이 매우 큰 물질이다. 이처럼 파장 조절이 가능하여 단파장 영역의 적색, 녹색 및 청색 발광 소자에 의한 천연색(full-color) 구현이 가능해짐으로써 디스플레이 영역은 물론 일반 조명 시장으로의 파급 효과가 매우 커질 것으로 예상된다．In particular, GaN has a direct transition bandgap of 3.4 eV at room temperature and is combined with materials such as indium nitride (InN) and aluminum nitride (AlN) at 1.9 eV (InN) to 3.4 eV (GaN), 6.2 eV Since it has a direct energy bandgap up to (AlN), it is a material having a high possibility of application of an optical device because of a wide wavelength range from visible light to ultraviolet light. The wavelength adjustment is possible, so that full-color realization by red, green, and blue light emitting devices in the short wavelength region is possible, and the ripple effect to the general display market as well as the display area is expected to be greatly increased.

발광 소자는 기존의 전구 또는 형광등에 비해 소모 전력이 작고 수명이 길며, 협소한 공간에 설치 가능하고 진동에 강한 특성을 보인다. 이러한 발광 소자는 표시 소자 및 백라이트로 이용되고 있으며, 소모 전력의 절감과 내구성 측면에서 우수한 특성을 갖기 때문에 최근 일반 조명 용도로 이를 적용하기 위해 활발한 연구가 진행중이다. 이후, 대형 LCD-TV 백라이트, 자동차 헤드라이트, 일반 조명에까지 응용이 확대될 것으로 예상되며, 이를 위해서는 발광 소자의 발광 효율의 개선이 필요하고, 열방출 문제를 해결하여야 하며, 발광 소자의 고휘도화, 고출력화를 달성하여야 한다.The light emitting device consumes less power and has a longer lifespan than a conventional light bulb or a fluorescent lamp, can be installed in a narrow space, and exhibits strong vibration resistance. Such a light emitting device is used as a display device and a backlight, and since the light emitting device has excellent characteristics in terms of power consumption reduction and durability, active research is being conducted to apply it to general lighting applications. Subsequently, the application is expected to be extended to large LCD-TV backlights, automobile headlights, and general lighting. For this purpose, it is necessary to improve the luminous efficiency of the light emitting device, solve the heat emission problem, and increase the brightness of the light emitting device. High output should be achieved.

이러한 문제를 해결하기 위해 최근에 플립칩 형태의 발광 소자에 대한 관심이 날로 높아지고 있다. In order to solve this problem, the interest in flip-chip type light emitting devices is increasing day by day.

도 1은 종래의 플립칩 구조의 발광 소자를 설명하기 위한 개념 단면도이다. 1 is a conceptual cross-sectional view for describing a light emitting device having a conventional flip chip structure.

도 1을 참조하면, 소정의 기판(1) 상에 N형 반도체층(5), 활성층(6), P형 반도체층(7)을 순차적으로 형성한다. P형 반도체층(7)과 활성층(6)의 일부를 식각함으로써 N형 반도체층(5)을 노출시켜 발광 셀을 형성한다. 또한, 별도의 서브 마운트 기판(2)을 준비하여 제 1 및 제 2 전극(3, 4)을 형성하고, 제 1 전극(3) 상에는 P형 솔더(8)를 형성하고, 제 2 전극(4) 상에는 N형 솔더(9)를 형성한다. 이후, 상기 발광 셀을 상기 서브 마운트 기판(2)에 본딩하되, 발광 셀의 P 전극을 P형 솔더(8)에, N 전극을 N형 솔더(9)에 본딩한다. 발광 셀이 본딩된 기판을 봉지하는 몰딩부(미도시)를 형성하여 발광 소자를 제작한다. Referring to FIG. 1, an N-type semiconductor layer 5, an active layer 6, and a P-type semiconductor layer 7 are sequentially formed on a predetermined substrate 1. A portion of the P-type semiconductor layer 7 and the active layer 6 are etched to expose the N-type semiconductor layer 5 to form a light emitting cell. In addition, a separate sub-mount substrate 2 is prepared to form the first and second electrodes 3 and 4, the P-type solder 8 is formed on the first electrode 3, and the second electrode 4 is formed. N-type solder (9) is formed on the (). Thereafter, the light emitting cell is bonded to the sub-mount substrate 2, and the P electrode of the light emitting cell is bonded to the P-type solder 8 and the N electrode to the N-type solder 9. A light emitting device is manufactured by forming a molding part (not shown) which encapsulates a substrate on which a light emitting cell is bonded.

이와 같은 종래 플립칩 구조의 발광 소자는 기존의 발광 소자에 비해서 열 방출 효율이 높고, 광의 차폐가 거의 없어 광효율이 기존의 발광 소자에 비해 50% 이상 증가하는 효과가 있고, 발광 소자의 구동을 위한 금선이 필요하지 않기 때문에 여러 소형 패키지에도 많은 응용을 고려하고 있다. Such a light emitting device having a flip chip structure has a high heat dissipation efficiency compared to a conventional light emitting device, and has almost no light shielding, so that the light efficiency is increased by more than 50% compared to a conventional light emitting device. Because no gold wire is required, many applications are being considered for many small packages.

발광 소자의 발광층에서 생성된 광은 칩의 모든 면으로부터 방출되고, 광추출 효율은 일반적으로 광의 임계각에 의하여 결정된다. 발광 소자의 성능을 나타내는 지표는 발광 효율(lm/W), 내부 양자 효율(%), 외부 양자 효율(%), 추출 효율(%) 등 여러 가지가 있는데, 추출 효율은 발광 소자에 주입된 전자와 발광 소자 밖으로 방출되는 광자의 비에 의하여 결정되며 추출 효율이 높을수록 발광 소자가 밝은 것을 의미한다. 그러나 종래 발광 소자는 N형 반도체층을 노출시키기 위해 식각할 때, P형 반도체층과 활성층의 측면이 수직 가공되어 발광 소자의 내부에서 생성된 광자의 일부가 수평면으로부터 수직으로 가공된 식각면에서 전반사된다. 그리하여 전반사되는 상당량의 광은 내부 반사에 의하여 밖으로 방출되지 못한채 발광 소자 내부에서 소멸된다. 즉, 전기 에너지가 빛 에너지로 변환되어 소자의 외부로 빠져나오는 발광 효율이 낮은 문제점이 있다. Light generated in the light emitting layer of the light emitting device is emitted from all sides of the chip, and the light extraction efficiency is generally determined by the critical angle of the light. Indicators indicating the performance of light emitting devices include light emission efficiency (lm / W), internal quantum efficiency (%), external quantum efficiency (%), and extraction efficiency (%). And the ratio of photons emitted out of the light emitting device, and the higher the extraction efficiency, the brighter the light emitting device. However, when the conventional light emitting device is etched to expose the N-type semiconductor layer, the side surfaces of the P-type semiconductor layer and the active layer are vertically processed so that a part of the photons generated inside the light emitting device is totally reflected in the etching surface where the photon is vertically processed from the horizontal plane. do. Thus, a considerable amount of totally reflected light disappears inside the light emitting element without being emitted outward by the internal reflection. That is, there is a problem that the luminous efficiency of the electrical energy is converted into the light energy to escape to the outside of the device is low.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 플립칩 구조의 발광 소자에 있어서 발광 효율, 외부 양자 효율, 추출 효율 등의 특성을 향상시키고 신뢰성을 확보하여, 고광도, 고휘도의 광을 발광할 수 있는 복수 셀의 단일 발광 소자 및 이의 제조 방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. In the light emitting device having a flip chip structure, the light emission efficiency, the external quantum efficiency, the extraction efficiency, and the like can be improved and reliability can be ensured to emit light of high brightness and high brightness. It is an object to provide a single light emitting device having a plurality of cells and a method of manufacturing the same.

상술한 목적을 달성하기 위하여, 본 발명은 N형 반도체층과 상기 N형 반도체층 상에 형성된 P형 반도체층을 포함하는 다수개의 발광 셀이 형성된 기판 및 상기 기판이 플립칩 본딩되는 서브 마운트 기판을 포함하고, 상기 일 발광 셀의 N형 반도체층과 그에 인접한 다른 일 발광 셀의 P형 반도체층이 연결되고, 상기 발광 셀의 적어도 P형 반도체층을 포함하는 측면이 수평면으로부터 수직이 아닌 소정의 기울기를 갖는 것을 특징으로 하는 복수 셀의 단일 발광 소자를 제공한다. 상기 일 발광 셀의 N형 반도체층과 그에 인접한 다른 일 발광 셀의 P형 반도체층을 연결하기 위한 배선을 더 포함할 수 있다. 상기 소정의 기울기는 20 내지 80°일 수 있다. In order to achieve the above object, the present invention provides a substrate having a plurality of light emitting cells including an N-type semiconductor layer and a P-type semiconductor layer formed on the N-type semiconductor layer and a sub-mount substrate to which the substrate is flip chip bonded. And a predetermined inclination of a side of the N-type semiconductor layer of the one light emitting cell and a P-type semiconductor layer of the other one light emitting cell adjacent thereto, the side surface including at least the P-type semiconductor layer of the light emitting cell is not perpendicular to the horizontal plane. Provided is a single light emitting device having a plurality of cells. The electronic device may further include a wiring for connecting the N-type semiconductor layer of the one light emitting cell and the P-type semiconductor layer of the other one light emitting cell adjacent thereto. The predetermined slope may be 20 to 80 degrees.

본 발명은 기판 상에 N형 반도체층과 P형 반도체층을 순차적으로 형성하여 상기 기판 상에 발광 셀을 형성하는 단계, 상기 P형 반도체층 상에 측면이 수평면으로부터 수직이 아닌 소정의 기울기를 갖는 식각 마스크 패턴을 형성하는 단계, 상기 식각 마스크 패턴에 의해 노출된 P형 반도체층과 상기 식각 마스크 패턴을 제거하는 단계 및 상기 기판을 별도의 서브 마운트 기판에 플립칩 본딩하는 단계를 포함하는 발광 소자의 제조 방법을 제공한다. According to an embodiment of the present invention, an N-type semiconductor layer and a P-type semiconductor layer are sequentially formed on a substrate to form a light emitting cell on the substrate. The side surface of the P-type semiconductor layer has a predetermined slope, not vertical, from a horizontal plane. Forming an etch mask pattern, removing the P-type semiconductor layer and the etch mask pattern exposed by the etch mask pattern, and flip chip bonding the substrate onto a separate sub-mount substrate. It provides a manufacturing method.

상기 기판 상에 발광 셀을 형성하는 단계는 상기 N형 반도체층 및 P형 반도체층의 일부를 제거하여 다수개의 발광 셀을 형성하는 단계를 포함할 수 있고, 상기 P형 반도체층과 상기 식각 마스크 패턴을 제거하는 단계 이후에, 브리지 배선을 통해 일 발광 셀의 N형 반도체층과 그에 인접한 다른 일 발광 셀의 P형 반도체층을 연결하는 단계를 더 포함할 수 있다. 상기 다수개의 발광 셀을 형성하는 단계는, 상기 P형 반도체층 상에 측면이 수평면으로부터 수직이 아닌 소정의 기울기를 갖는 식각 마스크 패턴을 형성하는 단계, 상기 식각 마스크 패턴에 의해 노출된 P형 반도체층 및 N형 반도체층을 제거하여 다수개의 발광 셀을 형성하는 단계 및 상기 식각 마스크 패턴을 제거하는 단계를 포함할 수 있다. 상기 브리지 배선은 브리지(Bridge) 공정 또는 스탭 커버(Step Cover) 공정을 통해 일 발광 셀의 N형 반도체층과 인접한 다른 일 발광 셀의 P형 반도체층을 연결할 수 있다. Forming a light emitting cell on the substrate may include forming a plurality of light emitting cells by removing a portion of the N-type semiconductor layer and the P-type semiconductor layer, wherein the P-type semiconductor layer and the etching mask pattern After removing the method, the method may further include connecting the N-type semiconductor layer of one light emitting cell and the P-type semiconductor layer of another light emitting cell adjacent thereto through a bridge wiring. The forming of the plurality of light emitting cells may include forming an etch mask pattern having a predetermined slope on a side of the P-type semiconductor layer, which is not vertical from a horizontal plane, and the P-type semiconductor layer exposed by the etch mask pattern. And removing the N-type semiconductor layer to form a plurality of light emitting cells and removing the etch mask pattern. The bridge wiring may connect the N-type semiconductor layer of one light emitting cell to the P-type semiconductor layer of another adjacent light emitting cell through a bridge process or a step cover process.

상기 식각 마스크 패턴을 형성하는 단계는, 3 내지 50㎛ 두께의 감광막을 이용하는 것을 특징으로 할 수 있다. Forming the etching mask pattern, it may be characterized in that using the photosensitive film having a thickness of 3 to 50㎛.

상기 식각 마스크 패턴을 형성하는 단계는, 상기 P형 반도체층 상에 상기 감광막을 도포하는 단계, 소정의 마스크 패턴에 따라 상기 감광막을 노광시키는 단계 및 상기 노광 후 베이킹 공정 없이 현상하는 단계를 포함할 수 있다. The forming of the etch mask pattern may include applying the photoresist film on the P-type semiconductor layer, exposing the photoresist film according to a predetermined mask pattern, and developing without the post-exposure baking process. have.

또한, 상기 식각 마스크 패턴을 형성하는 단계는, 상기 P형 반도체층 상에 상기 감광막을 도포하는 단계, 소정의 마스크 패턴에 따라 상기 감광막을 노광시키는 단계, 100℃ 내지 140℃의 온도에서 하드 베이킹을 하는 단계 및 현상하는 단계를 포함할 수 있다.The forming of the etch mask pattern may include applying the photoresist film on the P-type semiconductor layer, exposing the photoresist film according to a predetermined mask pattern, and performing hard baking at a temperature of 100 ° C. to 140 ° C. And developing.

이하, 첨부된 도면을 참조하여 본 발명에 의한 발광 소자 및 이의 제조 방법에 대하여 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완 전하게 알려주기 위해 제공되는 것이다.Hereinafter, a light emitting device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to complete the scope of the invention. It is provided to inform you.

도 2는 본 발명의 발광 소자를 설명하기 위한 개념 단면도이다.2 is a conceptual cross-sectional view for illustrating the light emitting device of the present invention.

도면을 참조하면, 베이스 기판(10) 상에 순차적으로 형성된 발광층, 즉 N형 반도체층(20), 활성층(30) 및 P형 반도체층(40)을 포함하고, 금속범프(50, 55)를 이용하여 상기 발광층이 형성된 베이스 기판(10)과 플립칩 본딩되는 서브 마운트 기판(100)을 포함한다. 상기 P형 반도체층(40), 활성층(30) 및 N형 반도체층(20)을 포함하는 발광층의 측면은 수평면으로부터 20 내지 80°의 기울기를 갖고, 이러한 측면으로부터 광의 임계각을 변화시키고 용이하게 광을 추출할 수 있어 발광 소자의 발광 효율을 개선할 수 있다. Referring to the drawings, the light emitting layer sequentially formed on the base substrate 10, that is, the N-type semiconductor layer 20, the active layer 30 and the P-type semiconductor layer 40, and the metal bumps (50, 55) And a sub-mount substrate 100 flip-bonded with the base substrate 10 on which the emission layer is formed. Side surfaces of the light emitting layer including the P-type semiconductor layer 40, the active layer 30 and the N-type semiconductor layer 20 has an inclination of 20 to 80 degrees from the horizontal plane, and change the critical angle of the light from these sides and easily It can be extracted to improve the luminous efficiency of the light emitting device.

도 3a 내지 도 3e는 본 발명에 따른 제 1 실시예의 제조 공정을 설명하기 위한 단면도들이다. 3A to 3E are cross-sectional views illustrating a manufacturing process of the first embodiment according to the present invention.

도 3a를 참조하면, 베이스 기판(10) 상에 N형 반도체층(20), 활성층(30) 및 P형 반도체층(40)을 순차적으로 형성한다. Referring to FIG. 3A, the N-type semiconductor layer 20, the active layer 30, and the P-type semiconductor layer 40 are sequentially formed on the base substrate 10.

베이스 기판(10)은 발광 소자를 제작하기 위한 통상의 웨이퍼를 지칭하는 것으로, Al2O3, ZnO, LiAl2O3 등의 투명 기판을 사용한다. 본 실시예에서는 사파이어로 구성된 투명한 결정 성장 기판을 사용한다. The base substrate 10 refers to a conventional wafer for manufacturing a light emitting element, and uses a transparent substrate such as Al 2 O 3 , ZnO, LiAl 2 O 3, or the like. In this embodiment, a transparent crystal growth substrate made of sapphire is used.

상기 베이스 기판(10) 상에 결정 성장시 베이스 기판(10)과 후속층들의 격자 부정합을 줄이기 위한 버퍼층(미도시)을 더 형성할 수 있다. 버퍼층은 반도체 재료 인 GaN 또는 AlN을 포함하여 형성할 수 있다. A buffer layer (not shown) may be further formed on the base substrate 10 to reduce lattice mismatch between the base substrate 10 and subsequent layers during crystal growth. The buffer layer may include GaN or AlN, which is a semiconductor material.

N형 반도체층(20)은 전자가 생성되는 층으로서, N형 불순물이 주입된 질화갈륨(GaN)을 사용하는 것이 바람직하고, 이에 한정되지 않고 다양한 반도체 성질의 물질층이 가능하다. 본 실시예에서는 N형 AlxGa1-xN(0≤x≤1)을 포함하는 N형 반도체층(20)을 형성한다. 또한, P형 반도체층(40)은 정공이 생성되는 층으로서, P형 불순물이 주입된 질화갈륨(GaN)을 사용하는 것이 바람직하고, 이에 한정되지 않고 다양한 반도체 성질의 물질층이 가능하다. 본 실시예에서는 P형 AlxGa1-xN(0≤x≤1)을 포함하는 P형 반도체층(40)을 형성한다. 뿐만 아니라 상기 반도체층으로 InGaN을 사용할 수 있다. 또한 상기의 N형 반도체층(20) 및 P형 반도체층(40)은 다층막으로 형성할 수도 있다. The N-type semiconductor layer 20 is a layer in which electrons are generated, preferably using gallium nitride (GaN) implanted with N-type impurities, and the material layer having various semiconductor properties is not limited thereto. In this embodiment, an N-type semiconductor layer 20 including N - type Al x Ga 1-x N (0 ≦ x ≦ 1 ) is formed. In addition, the P-type semiconductor layer 40 is a layer in which holes are generated, and preferably, gallium nitride (GaN) into which P-type impurities are injected is not limited thereto. A material layer having various semiconductor properties may be used. In this embodiment, a P-type semiconductor layer 40 including P-type Al x Ga 1-x N (0 ≦ x ≦ 1 ) is formed. In addition, InGaN may be used as the semiconductor layer. The N-type semiconductor layer 20 and the P-type semiconductor layer 40 may be formed of a multilayer film.

활성층(30)은 소정의 밴드 갭을 가지며 양자 우물이 만들어져 전자 및 정공이 재결합되는 영역으로서, InGaN을 포함하여 이루어질 수 있다. 활성층(30)을 이루는 물질의 종류에 따라 전자 및 전공이 결합하여 발생하는 발광 파장이 변화된다. 따라서, 목표로 하는 파장에 따라 활성층(30)에 포함되는 반도체 재료를 조절하는 것이 바람직하다.The active layer 30 has a predetermined band gap and is a region in which quantum wells are made to recombine electrons and holes, and may include InGaN. According to the type of material constituting the active layer 30, the emission wavelength generated by the combination of electrons and holes is changed. Therefore, it is preferable to adjust the semiconductor material contained in the active layer 30 according to the target wavelength.

상술한 물질층들은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PCVD; Plasma-enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등을 포함한 다양한 증착 및 성장 방법을 통해 형성된다.The above-described material layers may include metal organic chemical vapor deposition (MOCVD), chemical vapor deposition (CVD), plasma chemical vapor deposition (PCVD), molecular beam growth (MBE), and molecular beam growth (MBE). It is formed through various deposition and growth methods including beam epitaxy) and hydride vapor phase epitaxy (HVPE).

이후, 소정의 식각 공정을 통해 P형 반도체층(40) 및 활성층(30)의 일부를 제거하여 N형 반도체층(20)의 일부를 노출시킨다. P형 반도체층(40) 상에 식각 마스크 패턴을 형성한 다음, 건식 또는 습식 식각 공정을 실시하여 P형 반도체층(40) 및 활성층(30)을 제거하여 N형 반도체층(20)을 노출시킨다. Thereafter, a portion of the N-type semiconductor layer 20 is exposed by removing a portion of the P-type semiconductor layer 40 and the active layer 30 through a predetermined etching process. After forming an etching mask pattern on the P-type semiconductor layer 40, a dry or wet etching process is performed to remove the P-type semiconductor layer 40 and the active layer 30 to expose the N-type semiconductor layer 20. .

일반적으로 상기 식각 공정을 위하여 P형 반도체층(40) 상면에 1 내지 2㎛ 두께로 감광막(photoresist)을 도포한 후, 80 내지 90℃의 온도에서 소프트 베이킹(soft baking)을 한다. 다음으로, 소정의 포토 마스크(photo mask)를 통해 자외선(UV) 영역의 빛을 조사하여 마스크 상에 형성된 패턴을 도포된 감광막에 전사하는 노광(exposure) 공정을 진행한다. 이후, 100 내지 120℃의 온도에서 하드 베이킹(hard baking)을 하고, 노광 공정을 통해 상대적으로 결합이 약해져 있는 부분의 감광막을 용제를 사용하여 녹여내는 현상(developing) 공정을 진행한다. 이러한 과정을 통해 상기 P형 반도체층(40) 상에 소정의 식각 마스크 패턴이 형성된다. In general, after the photoresist is applied to the upper surface of the P-type semiconductor layer 40 to a thickness of 1 to 2㎛ for the etching process, soft baking is performed at a temperature of 80 to 90 ° C. Next, an exposure process of irradiating light in an ultraviolet (UV) region through a predetermined photo mask to transfer the pattern formed on the mask to the coated photoresist is performed. Subsequently, hard baking is performed at a temperature of 100 to 120 ° C., and a developing process of melting a photosensitive film of a portion where bonding is relatively weak through an exposure process using a solvent is performed. Through this process, a predetermined etching mask pattern is formed on the P-type semiconductor layer 40.

그러나 본 실시예는 상기 식각 마스크 패턴을 형성할 때, 3 내지 50㎛ 두께로 감광막을 종래에 비해 두껍게 도포하고 소프트 베이킹을 거쳐 노광 공정을 실시한다. 그 다음에 하드 베이킹을 통하지 않고 바로 현상하면, 남아있는 감광막의 현상된 측면은 수평면으로부터 80° 정도의 기울기를 갖는 경사진 면을 형성하게 된다. 이어서, 이러한 측면의 기울기를 갖는 식각 마스크 패턴을 사용하여 노출된 영역의 P형 반도체층(40) 및 활성층(30)을 식각하면, 식각된 P형 반도체층(40) 및 활성층(30)의 측면은 마찬가지로 수평면으로부터 80° 정도의 기울기를 갖는 경사진 면을 얻을 수 있다.However, in the present embodiment, when the etching mask pattern is formed, the photoresist film is thickly applied to a thickness of 3 to 50 μm, and the exposure process is performed through soft baking. If developed immediately without hard baking then, the developed side of the remaining photoresist would form an inclined surface with an inclination of about 80 ° from the horizontal plane. Subsequently, when the P-type semiconductor layer 40 and the active layer 30 in the exposed region are etched using the etching mask pattern having the slope of the side surface, the side surfaces of the etched P-type semiconductor layer 40 and the active layer 30 are etched. Similarly, an inclined plane having an inclination of about 80 ° from the horizontal plane can be obtained.

즉, 도 3a의 P형 반도체층(40) 상에 3 내지 50㎛ 두께로 감광막을 두껍게 도포하여 노광 후 하드 베이킹 없이 바로 현상한 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴에 의해 노출된 P형 반도체층(40) 및 활성층(30)을 유도 결합 플라즈마(ICP; Inductive Coupled Plasma) 또는 건식 식각 공정을 통해 제거하여 N형 반도체층(20)을 노출시킨다. 노출된 N형 반도체층(20)의 일부를 더 제거할 수도 있다. 이후, 식각 마스크 패턴을 제거하면, 도 3b에 도시한 바와 같이 P형 반도체층(40), 활성층(30)의 측면이 수평면으로부터 수직(90°)이 아닌, 소정의 기울기를 갖는 발광 소자를 제조할 수 있다. That is, the photoresist film is thickly applied to the P-type semiconductor layer 40 of FIG. 3A to have a thickness of 3 to 50 μm to form an etch mask pattern that is developed immediately after exposure without hard baking. The N-type semiconductor layer 20 is exposed by removing the P-type semiconductor layer 40 and the active layer 30 exposed by the etch mask pattern through an inductive coupled plasma (ICP) or a dry etching process. A portion of the exposed N-type semiconductor layer 20 may be further removed. Subsequently, when the etching mask pattern is removed, side surfaces of the P-type semiconductor layer 40 and the active layer 30 are not perpendicular to the horizontal plane (90 °), as shown in FIG. 3B, to fabricate a light emitting device having a predetermined slope. can do.

또한, 도 3a의 P형 반도체층(40) 상에 3 내지 50㎛ 두께로 감광막을 두껍게 도포하여 노광 후 하드 베이킹을 실시하는 경우에, 하드 베이킹 온도를 100℃ 내지 140℃로 하여 진행하고 현상을 하게 되면, 현상된 감광막의 측면이 수평면으로부터 80°에서 20°까지의 기울기를 갖도록 식각된 측면을 얻을 수 있다. 예를 들어, 100℃의 온도에서 하드 베이킹을 하는 경우에 수평면으로부터 80° 정도의 기울기를 갖는 식각 마스크 패턴을 얻을 수 있으며, 이를 이용하여 P형 반도체층(40) 및 활성층(30)의 측면이 수평면으로부터 80° 정도의 기울기를 갖도록 할 수 있다. 또한, 140℃의 온도에서 하드 베이킹을 하는 경우에 수평면으로부터 20° 정도의 기울기를 갖는 식각 마스크 패턴을 얻을 수 있으며, 이를 이용하여 P형 반도체층(40) 및 활성층(30)의 측면이 수평면으로부터 20° 정도의 기울기를 갖도록 할 수 있다. In addition, in the case where hard baking is performed after exposure by applying a thick photosensitive film with a thickness of 3 to 50 μm on the P-type semiconductor layer 40 of FIG. 3A, the hard baking temperature is set to 100 ° C. to 140 ° C., and development is performed. As a result, the etched side surface may be obtained such that the side surface of the developed photosensitive film has an inclination of 80 ° to 20 ° from the horizontal plane. For example, in the case of hard baking at a temperature of 100 ° C., an etch mask pattern having an inclination of about 80 ° from a horizontal plane may be obtained, and side surfaces of the P-type semiconductor layer 40 and the active layer 30 may be obtained by using the same. It may have an inclination of about 80 ° from the horizontal plane. In addition, in the case of hard baking at a temperature of 140 ° C., an etching mask pattern having an inclination of about 20 ° from the horizontal plane may be obtained, and side surfaces of the P-type semiconductor layer 40 and the active layer 30 may be removed from the horizontal plane by using the same. You can have a slope of about 20 °.

이와 같이 3 내지 50㎛ 두께의 감광막을 노광 후 100℃ 내지 140℃의 온도에 서 하드 베이킹을 하고 현상한 식각 마스크 패턴을 사용함으로써, P형 반도체층(40) 및 활성층(30)의 측면이 마찬가지로 수평면으로부터 80°에서 20°까지의 기울기를 갖도록 식각된 측면을 얻을 수 있다. 그리하여 발광층의 내부에서 생성된 광은 다양한 기울기를 갖도록 식각된 측면에 전반사되지 않고 발광 소자의 외부로 빠져나가게 된다. As described above, the side surfaces of the P-type semiconductor layer 40 and the active layer 30 are similarly formed by using an etching mask pattern obtained by hard baking a photosensitive film having a thickness of 3 to 50 μm at a temperature of 100 ° C. to 140 ° C. after exposure. Etched sides can be obtained with inclinations from 80 ° to 20 ° from the horizontal plane. Thus, the light generated inside the light emitting layer exits to the outside of the light emitting device without total reflection on the etched side to have various inclinations.

상기 P형 반도체층(40) 상부에 광의 반사를 위한 반사층을 더 형성할 수 있으며, P형 반도체층(40) 또는 노출된 N형 반도체층(20) 상부에 전류의 공급을 원활히 하기 위한 별도의 오믹금속층을 더 형성할 수도 있다. 상기 오믹금속층으로는 Cr, Au를 사용할 수 있다. A reflective layer may be further formed on the P-type semiconductor layer 40 to reflect light, and a separate layer may be provided to smoothly supply current to the P-type semiconductor layer 40 or the exposed N-type semiconductor layer 20. The ohmic metal layer may be further formed. Cr and Au may be used as the ohmic metal layer.

또한, 도 3c에 도시한 바와 같이 P형 반도체층(40) 상에 P형 금속범프(55, metal bumper)와, N형 반도체층(20) 상에 N형 금속범프(50)를 범핑용으로 형성한다. P형 및 N형 금속범프(55, 50)로는 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 및 Ti 중 적어도 어느 하나를 사용할 수 있고, 이들의 합금을 사용할 수 있다. 이를 위해, 전체 구조 상에 감광막을 도포한 다음, 소정의 마스크를 이용한 사진 식각 공정을 실시하여 P형 반도체층(40)과 N형 반도체층(20)의 일부를 노출시킨 감광막 패턴(미도시)을 형성한다. 전체 구조상에 금속막을 증착한 다음, 상기 감광막 패턴에 의해 노출된 P형 반도체층(40) 상부에 형성된 금속막과, N형 반도체층(30)의 상부에 형성된 금속막을 제외한 나머지 영역의 금속막 및 상기 감광막 패턴을 제거한다. 이로써, P형 반도체층(40) 상에는 P형 금속범프(55)가 형성되고, N형 반도체층(20) 상에는 N형 금속범프(50)가 형성된다. In addition, as shown in FIG. 3C, a P-type metal bump 55 on the P-type semiconductor layer 40 and an N-type metal bump 50 on the N-type semiconductor layer 20 are used for bumping. Form. As the P-type and N-type metal bumps 55 and 50, at least one of Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni, and Ti may be used, and an alloy thereof may be used. . To this end, the photoresist is applied over the entire structure, and then a photolithography process using a predetermined mask is performed to expose a portion of the P-type semiconductor layer 40 and the N-type semiconductor layer 20 (not shown). To form. After depositing a metal film on the entire structure, the metal film formed on the upper portion of the P-type semiconductor layer 40 exposed by the photosensitive film pattern, the metal film of the remaining region except the metal film formed on the N-type semiconductor layer 30 and The photosensitive film pattern is removed. As a result, the P-type metal bumps 55 are formed on the P-type semiconductor layer 40, and the N-type metal bumps 50 are formed on the N-type semiconductor layer 20.

다음으로, 도 3d를 참조하면 별도의 서브 마운트 기판(100)을 마련하여 상기 P형 금속범프(55) 및 N형 금속범프(50)와 각각 접속될 P형 본딩패드(115) 및 N형 본딩패드(110)를 형성한다. Next, referring to FIG. 3D, a separate sub-mount substrate 100 may be provided to connect the P-type metal bump 55 and the N-type metal bump 50 to the P-type bonding pad 115 and the N-type bonding, respectively. The pad 110 is formed.

이 때 서브 마운트 기판(100)으로는 열전도성이 우수한 다양한 기판(100)을 사용한다. 즉, SiC, Si, Ge, SiGe, AlN, 금속 등을 사용한다. 본 실시예는 열전도성이 우수하며 절연 성질을 갖는 AlN을 사용한다. 물론 이에 한정되지 않고, 열전도율이 크며 전기 전도성이 우수한 물질인 금속성 물질을 사용할 수 있다. 이 경우에는 기판(100) 상에 절연막 또는 유전체막을 형성하여 충분한 절연 역할을 하도록 한다. 유전체막으로 SiO2, MgO 및 SiN 또는 절연성 물질을 사용할 수 있다. 또한, 상기 N형 본딩 패드(110) 및 P형 본딩 패드(115)는 전기 전도성이 우수한 금속을 사용한다. 이는 스크린 인쇄 방법으로 형성하거나, 소정의 마스크 패턴을 이용한 증착 공정을 통해 형성한다. In this case, various substrates 100 having excellent thermal conductivity are used as the sub-mount substrate 100. That is, SiC, Si, Ge, SiGe, AlN, metal, etc. are used. This embodiment uses AlN having excellent thermal conductivity and insulating properties. Of course, the present invention is not limited thereto, and a metallic material having a high thermal conductivity and excellent electrical conductivity may be used. In this case, an insulating film or a dielectric film is formed on the substrate 100 to provide sufficient insulation. SiO 2 , MgO and SiN or an insulating material may be used as the dielectric film. In addition, the N-type bonding pad 110 and the P-type bonding pad 115 uses a metal having excellent electrical conductivity. It is formed by a screen printing method or a deposition process using a predetermined mask pattern.

이후, 상기 서브 마운트 기판(100)과, 상기 발광층이 형성된 베이스 기판(10)을 플립칩 본딩한다. Thereafter, the sub-mount substrate 100 and the base substrate 10 on which the emission layer is formed are flip chip bonded.

도 3e를 참조하면, 본 발명의 발광 소자는 발광층의 상부에 형성된 N형 및 P형 금속범프(50, 55)와 서브 마운트 기판(100)의 N형 및 P형 본딩패드(110, 115)가 접속되도록 본딩된다. Referring to FIG. 3E, in the light emitting device of the present invention, the N-type and P-type metal bumps 50 and 55 and the N-type and P-type bonding pads 110 and 115 of the sub-mount substrate 100 are formed on the light emitting layer. Bonded to be connected.

이 때, 열 또는 초음파(ultrasonic)를 이용하거나, 열과 초음파를 동시에 사용하여 본딩할 수 있다. 금속범프(50, 55)와 하부 본딩 패드(110, 115)와의 접속은 다양한 본딩 방법을 통해 본딩된다. At this time, the bonding may be performed using heat or ultrasonic waves, or simultaneously using heat and ultrasonic waves. The connection between the metal bumps 50 and 55 and the lower bonding pads 110 and 115 is bonded through various bonding methods.

이뿐 아니라, 발광층의 상부에 N형 및 P형 금속범프(50, 55)가 형성되지 않고, 서브 마운트 기판(100) 상에 각각의 금속범프가 형성될 수도 있다. In addition, the N-type and P-type metal bumps 50 and 55 may not be formed on the emission layer, and the metal bumps may be formed on the sub-mount substrate 100.

도면에서 볼 수 있듯이, 다수 개의 발광 소자를 하나의 기판(20) 상에 제작할 수 있고, 이러한 경우 추후에 각각의 발광 소자로 절단하여 사용하게 된다. 이 때, 도 3e의 (A) 부분은 이러한 다수 개의 발광 소자를 개별적으로 절단하기 위한 절단부이다.As can be seen in the figure, a plurality of light emitting devices can be fabricated on one substrate 20, and in this case, the light emitting devices are cut and used later. In this case, part (A) of FIG. 3E is a cutting part for individually cutting the plurality of light emitting devices.

이로써 P형 반도체층(40), 활성층(30), N형 반도체층(20) 측면의 일부가 수평면으로부터 수직이 아닌, 소정의 기울기를 갖는 플립칩 구조의 발광 소자를 제조할 수 있다. As a result, a part of the side surfaces of the P-type semiconductor layer 40, the active layer 30, and the N-type semiconductor layer 20 is not vertical to the horizontal plane, but a light emitting device having a flip chip structure having a predetermined slope can be manufactured.

상술한 본 발명의 발광 소자의 제조 공정은 일 실시예일뿐 이에 한정되지 않고, 다양한 공정과 제조 방법이 소자의 특성 및 공정의 편의에 따라 변경되거나 추가될 수 있다. The manufacturing process of the light emitting device of the present invention described above is not limited thereto, and various processes and manufacturing methods may be changed or added according to the characteristics of the device and the convenience of the process.

예를 들어, 상기와 동일한 공정에 있어서 도 3a와 같이 N형 반도체층, 활성층, P형 반도체층이 순차적으로 형성된 베이스 기판을 마련하고, 먼저 기판이 노출되도록 상기 P형 반도체층, 활성층, N형 반도체층의 일부를 제거하여 다수 개의 발광 소자를 개별 분리할 수 있다. 이 때 상술한 공정을 통하여 식각되는 P형 반도체층, 활성층, N형 반도체층 측면을 수평면으로부터 수직이 아닌, 소정의 기울기를 갖도록 형성할 수도 있다.For example, in the same process as described above, as shown in FIG. 3A, a base substrate on which an N-type semiconductor layer, an active layer, and a P-type semiconductor layer are sequentially formed is provided, and the P-type semiconductor layer, the active layer, and the N-type are exposed so that the substrate is first exposed. A portion of the semiconductor layer may be removed to separately separate the plurality of light emitting devices. In this case, the side surfaces of the P-type semiconductor layer, the active layer, and the N-type semiconductor layer which are etched through the above-described process may be formed to have a predetermined slope, not perpendicular to the horizontal plane.

상술한 바와 같이 본 발명은 플립칩 구조의 발광 소자에 있어서, 발광층의 일부 측면이 수평면으로부터 수직이 아닌, 소정의 기울기를 갖도록 형성함으로써, 종래의 발광 소자에 비하여 발광 효율을 향상시킬 수 있다. 이는 종래의 평탄한 표면에서 반사되었던 광자가 다양한 각의 표면에 의해 반사되지 않고 외부로 빠져나가기 때문이다. As described above, in the light emitting device having a flip chip structure, the light emitting efficiency of the light emitting device can be improved by forming a portion of the light emitting layer so that the side surface of the light emitting layer has a predetermined inclination rather than vertical from the horizontal plane. This is because photons that have been reflected on conventional flat surfaces exit outside without being reflected by various angle surfaces.

도 4a 내지 도 4d는 본 발명에 따른 제 2 실시예의 제조 공정을 설명하기 위한 단면도들이다. 4A to 4D are cross-sectional views illustrating a manufacturing process of a second embodiment according to the present invention.

이는 제 1 실시예의 경우와 거의 동일하며, 단지 제 2 실시예는 웨이퍼 레벨에서 다수의 발광 셀을 직렬, 병렬 또는 직병렬 연결하여 소자의 크기를 줄이고, 적정 전압 및 전류에 구동되도록 하여 조명용으로 사용가능하며 교류 전원에서도 구동할 수 있는 발광 소자를 제공한다. 상기 제 1 실시예의 경우와 중복되는 설명은 생략한다. This is almost the same as in the first embodiment, only the second embodiment uses a plurality of light emitting cells in series, parallel or parallel to connect at the wafer level to reduce the size of the device and to be driven at an appropriate voltage and current for lighting purposes. It is possible to provide a light emitting device capable of driving in an AC power source. The description overlapping with the case of the first embodiment is omitted.

도 4a를 참조하면, 유기금속 화학 증착법, 화학 증착법, 플라즈마 화학 증착법, 분자선 성장법, 수소화물 기상 성장법 등의 다양한 증착 방법을 통해 베이스 기판(10) 상에 N형 반도체층(20), 활성층(30) 및 P형 반도체층(40)을 순차적으로 형성한다. 상기 베이스 기판(10) 상에 결정 성장시 기판(10)과 후속층들의 격자 부정합을 줄이기 위한 버퍼층을 더 형성할 수 있다. Referring to FIG. 4A, the N-type semiconductor layer 20 and the active layer on the base substrate 10 through various deposition methods such as organometallic chemical vapor deposition, chemical vapor deposition, plasma chemical vapor deposition, molecular beam growth, and hydride vapor deposition. 30 and the P-type semiconductor layer 40 are sequentially formed. A buffer layer may be further formed on the base substrate 10 to reduce lattice mismatch between the substrate 10 and subsequent layers during crystal growth.

이후, 상기 베이스 기판(10) 상에 순차적으로 형성된 N형 반도체층(20), 활성층(30) 및 P형 반도체층(40)의 일부를 제거하여 다수개의 발광 셀을 형성한다. 이를 위해, P형 반도체층(40) 상에 3 내지 50㎛ 두께로 감광막을 두껍게 도포하여 노광 후 하드 베이킹 없이 바로 현상하여 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴에 의해 노출된 P형 반도체층(40), 활성층(30), 소정의 N형 반도체층(20)을 유도 결합 플라즈마 또는 건식 식각 공정을 통해 제거하여 발광 셀을 분리한다. 다음으로 식각 마스크 패턴을 제거하면, 도 4b에 도시한 바와 같이 식각된 P형 반도체층(40), 활성층(30), N형 반도체층(20)의 전측면이 수평면으로부터 80° 정도의 기울기를 갖는 경사진 면을 얻을 수 있다. Thereafter, a portion of the N-type semiconductor layer 20, the active layer 30, and the P-type semiconductor layer 40 sequentially formed on the base substrate 10 are removed to form a plurality of light emitting cells. To this end, the photosensitive film is thickly coated on the P-type semiconductor layer 40 with a thickness of 3 to 50 μm, and developed immediately after exposure, without hard baking, thereby forming an etch mask pattern. The light emitting cells are separated by removing the P-type semiconductor layer 40, the active layer 30, and the predetermined N-type semiconductor layer 20 exposed by the etching mask pattern through an inductively coupled plasma or a dry etching process. Next, when the etching mask pattern is removed, the inclination of the front side surfaces of the etched P-type semiconductor layer 40, the active layer 30, and the N-type semiconductor layer 20 as shown in FIG. 4B is about 80 ° from the horizontal plane. The inclined surface having can be obtained.

또한 P형 반도체층(40) 상에 3 내지 50㎛ 두께로 감광막을 두껍게 도포하여 노광 후 100℃ 내지 140℃의 온도에서 하드 베이킹을 하고 현상하여 식각 마스크 패턴을 형성한다. 이러한 식각 마스크 패턴에 의해 노출된 P형 반도체층(40), 활성층(30), N형 반도체층(20)을 식각한 후 식각 마스크 패턴을 제거하여 식각된 P형 반도체층(40) 및 활성층(30)의 측면이 80°에서 20°까지의 다양한 기울기를 갖도록 할 수도 있다. In addition, the photosensitive film is thickly coated on the P-type semiconductor layer 40 with a thickness of 3 to 50 μm, followed by hard baking at a temperature of 100 ° C. to 140 ° C. after exposure to develop an etching mask pattern. The P-type semiconductor layer 40 and the active layer etched by etching the P-type semiconductor layer 40, the active layer 30, and the N-type semiconductor layer 20 exposed by the etching mask pattern and then removing the etching mask pattern ( The side of 30) may have various inclinations from 80 ° to 20 °.

다음으로, 도 4c에 도시한 바와 같이 소정의 식각 공정을 통해 P형 반도체층(40) 및 활성층(30)의 일부를 제거하여 N형 반도체층(20)의 일부를 노출시킨다. 소정의 브리지 배선을 통해 일 발광 셀의 노출된 N형 반도체층(20)과 인접한 타 발광 셀의 P형 반도체층(40)을 연결한다. 이 때 브리지 배선(60)은 도전성의 물질을 이용하되, 금속을 이용하여 형성한다. 물론, 불순물로 도핑된 실리콘 화합물을 이용할 수도 있다. 상기 브리지 배선(60)은 브리지(Bridge) 공정 또는 스탭 커버(Step Cover) 등의 공정을 통해 형성된다.Next, as shown in FIG. 4C, a portion of the N-type semiconductor layer 20 is exposed by removing a portion of the P-type semiconductor layer 40 and the active layer 30 through a predetermined etching process. The exposed N-type semiconductor layer 20 of one light emitting cell is connected to the P-type semiconductor layer 40 of another light emitting cell adjacent to each other through a predetermined bridge wiring. At this time, the bridge wiring 60 is formed of a conductive material, but using a metal. Of course, it is also possible to use a silicon compound doped with an impurity. The bridge wiring 60 is formed through a bridge process or a step cover process.

상술한 브리지 공정은 에어브리지 공정이라고도 하며, 서로 연결할 칩 간에 포토 공정을 이용해 감광액을 도포하고 현상하여 감광막 패턴을 형성하고, 그 위에 금속 등의 물질을 진공 증착 등의 방법으로 먼저 박막으로 형성하고, 다시 그 위에 전기 도금(electroplating), 무전해 도금(electroplating) 또는 금속 증착 등의 방법으로 금을 포함하는 도전성 물질을 일정 두께로 도포한다. 이후, 솔벤트등의 용액으로 감광막 패턴을 제거하면 도전성 물질의 하부는 다 제거되고 브리지 형태의 도전성 물질만이 공간에 형성된다. The bridge process described above is also referred to as an air bridge process, by using a photo process between the chips to be connected to each other by using a photo process to form a photoresist pattern, and then forming a material such as metal on the first thin film by a method such as vacuum deposition, Again, a conductive material containing gold is applied to a predetermined thickness by a method such as electroplating, electroplating or metal deposition. Subsequently, when the photoresist pattern is removed with a solution such as solvent, the lower portion of the conductive material is removed and only the bridge-shaped conductive material is formed in the space.

스탭 커버(Step Cover) 공정은 서로 연결할 칩 간에 포토 공정을 이용해 감광액을 도포하고, 현상하여 서로 연결될 부분만을 남기고 다른 부분은 감광막 패턴으로 뒤덮고, 그 위에 전기 도금, 무전해 도금 또는 금속 증착 등의 방법으로 금을 포함하는 도전성 물질을 일정 두께로 도포한다. 이어서, 솔벤트 등의 용액으로 감광막 패턴을 제거하면 도전성 물질이 덮인 이외의 부분은 다 제거되고 도전성 물질이 덮혀진 부분 만이 남아 연결할 칩 사이를 전기적으로 연결시키는 역할을 하게 되다. The step cover process uses a photo process between the chips to be connected to each other using a photo process, and develops, leaving only the portions to be connected to each other and covering the other portions with a photoresist pattern, and electroplating, electroless plating or metal deposition thereon. The conductive material containing gold is applied to a predetermined thickness. Subsequently, when the photoresist pattern is removed with a solution such as a solvent, all portions other than the conductive material are covered and only the portions covered with the conductive material remain to serve to electrically connect the chips to be connected.

또한 각 발광 셀의 상부에 범핑용으로 형성된 다수개의 금속범프를 형성하고, 일 가장자리에 위치한 발광 셀의 P형 반도체층(40)과 다른 일 가장자리에 위치한 발광 셀의 N형 반도체층(20) 상에 각각 P형 금속범프(55) 및 N형 금속범프(50)를 더 형성한다. 금속범프로는 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 및 Ti 중 한가지 또는 이들 물질의 합금을 적용한다. In addition, a plurality of metal bumps formed for bumping are formed on each light emitting cell, and the P-type semiconductor layer 40 of the light emitting cell located at one edge and the N-type semiconductor layer 20 of the light emitting cell located at the other edge are formed. Each of the P-type metal bumps 55 and the N-type metal bumps 50 is further formed. The metal bumps are applied to Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni and Ti or alloys of these materials.

다음으로, 도 4d에 도시한 바와 같이 별도의 서브 마운트 기판(100)을 마련하여, 기판(100) 상부에 다수개의 본딩층(110)과, 서브 마운트 기판(100)의 일 가장자리에 위치한 P형 본딩 패드(115)와, 다른 일 가장자리에 위치한 N형 본딩 패드 (110)를 형성한다. Next, as shown in FIG. 4D, a separate sub-mount substrate 100 is provided to form a plurality of bonding layers 110 on the substrate 100 and a P-type positioned at one edge of the sub-mount substrate 100. A bonding pad 115 and an N-type bonding pad 110 positioned at the other edge are formed.

이후, 도 4e에서 볼 수 있듯이 앞서 설명한 다수개의 발광 셀이 형성된 베이스 기판(10)과, 서브 마운트 기판(100)을 플립칩 본딩하여 발광 소자를 제작한다. 상기 발광 셀의 상부에 형성된 금속범프(50, 55)와 상기 서브 마운트 기판(100)에 형성된 본딩층(110)을 통해 본딩한다. 서브 마운트 기판(100)의 일 가장자리에 위치한 P형 본딩 패드(115)는 일 가장자리에 위치한 발광 셀의 P형 금속범프(55)에 접속되고, 타 가장자리에 위치한 N형 본딩 패드(110)는 다른 가장자리에 위치한 발광 셀의 N형 반도체층(50)에 접속된다. Subsequently, as shown in FIG. 4E, the base substrate 10 having the plurality of light emitting cells described above and the sub-mount substrate 100 are flip-chip bonded to fabricate a light emitting device. Bonding is performed through the metal bumps 50 and 55 formed on the light emitting cell and the bonding layer 110 formed on the sub-mount substrate 100. The P-type bonding pad 115 located at one edge of the sub-mount substrate 100 is connected to the P-type metal bump 55 of the light emitting cell located at one edge, and the N-type bonding pad 110 located at the other edge is different. It is connected to the N-type semiconductor layer 50 of the light emitting cell located at the edge.

상술한 본 발명의 발광 소자의 제조 방법은 이에 한정되지 않고, 다양한 공정과 제조 방법이 소자의 특성 및 공정의 편의에 따라 변경되거나 추가될 수 있다. The method of manufacturing the light emitting device of the present invention described above is not limited thereto, and various processes and manufacturing methods may be changed or added according to the characteristics of the device and the convenience of the process.

예를 들어 본 실시예는 브리지 공정 또는 스탭 커버 등의 공정을 통해 각기 인접한 발광 셀의 N형 반도체층과 P형 반도체층을 전기적으로 연결하는 브리지 배선을 형성한 후, 서브 마운트 기판과 플립칩 본딩한다. 그러나 이에 한정되지 않고, 다수개의 발광 셀과 서브 마운트 기판의 플립칩 본딩시 서브 마운트 기판에 전극층을 형성하여 금속범프를 통해 인접한 발광 셀의 N형 반도체층과 P형 반도체층이 전기적으로 연결되도록 할 수도 있다. For example, the present embodiment forms a bridge wiring electrically connecting the N-type semiconductor layer and the P-type semiconductor layer of adjacent light emitting cells through a bridge process or a step cover process, and then flip-chip bonds with the sub-mount substrate. do. However, the present invention is not limited thereto, and when flip chip bonding a plurality of light emitting cells and a sub-mount substrate, an electrode layer is formed on the sub-mount substrate so that the N-type semiconductor layer and the P-type semiconductor layer of adjacent light-emitting cells are electrically connected through metal bumps. It may be.

이로써 발광층의 측면이 수평면으로부터 수직이 아닌, 소정의 기울기를 갖는 다수의 플립칩 형태의 발광 셀이 서브 마운트 기판 상에 어레이된 발광 소자를 제조할 수 있다. 상기 발광 셀들은 원하는 목적에 따라 직렬, 병렬 또는 직병렬로 다양하게 연결될 수 있다. As a result, a light emitting device in which a plurality of flip chip type light emitting cells having a predetermined slope, in which the side surface of the light emitting layer is not perpendicular to the horizontal plane, is arrayed on the sub-mount substrate can be manufactured. The light emitting cells may be variously connected in series, in parallel, or in parallel and according to a desired purpose.

도 5는 본 발명에 따른 제 3 실시예를 도시한 단면도이다. 5 is a sectional view showing a third embodiment according to the present invention.

이는 제 2 실시예의 경우와 거의 동일하며, 단지 제 3 실시예는 도 4b에 도시한 바와 마찬가지로 측면이 다양한 기울기를 갖도록 식각하여 다수개의 발광 셀을 분리한 다음, N형 반도체층을 노출시키기 위해 식각하는 경우에도 마찬가지의 식각 공정을 사용하여 발광 소자를 제조할 수 있다. 즉, 도 5에 도시한 바와 같이 N형 반도체층(20)이 노출되도록 식각되는 P형 반도체층(40)과 활성층(30)의 측면이 다양한 기울기를 갖도록 형성할 수 있다. 이러한 발광 소자는 종래 수직으로 식각된 표면에서 반사되었던 광자가 다양한 각의 표면에 의해 반사되지 않고 외부로 빠져나가기 때문에 더욱 향상된 발광 효율을 얻을 수 있다. This is almost the same as in the second embodiment, and only the third embodiment is etched to have various inclinations on the side as shown in FIG. 4B to separate the plurality of light emitting cells, and then to expose the N-type semiconductor layer. In this case, a light emitting device may be manufactured using the same etching process. That is, as shown in FIG. 5, the side surfaces of the P-type semiconductor layer 40 and the active layer 30 etched to expose the N-type semiconductor layer 20 may have various inclinations. Such a light emitting device can obtain more improved light emission efficiency because photons that have been reflected on a surface vertically etched in the past exit outside without being reflected by various angle surfaces.

이로써 발광층의 전측면이 수평면으로부터 수직이 아닌, 소정의 기울기를 갖는 다수의 플립칩 형태의 발광 셀이 서브 마운트 기판 상에 어레이된 발광 소자를 제조할 수 있다. 상기 발광 셀들은 원하는 목적에 따라 직렬, 병렬 또는 직병렬로 다양하게 연결될 수 있다. As a result, a light emitting device in which a plurality of flip chip type light emitting cells having a predetermined slope, in which the front surface of the light emitting layer is not perpendicular to the horizontal plane, is arrayed on the sub-mount substrate can be manufactured. The light emitting cells may be variously connected in series, in parallel, or in parallel and according to a desired purpose.

발광 소자의 광효율은 내부 양자 효율과 외부 양자 효율로 나타낼 수 있는데, 내부 양자 효율은 활성층의 설계나 품질에 따라서 결정된다. 외부 양자 효율의 경우 발광층에서 생성되는 광자가 발광 소자의 외부로 나오는 정도에 따라서 결정된다. 종래에는 반도체층의 측면이 수평면으로부터 수직으로 형성되어, 일부의 광자가 반도체층의 측면에서 투과하지 못하고 반사되어 나오며, 전반사된 광은 외부로 투과하지 못하고 발광 소자 내부에서 소멸된다. 그러나, 본 발명에 따르면 반도체층의 측면을 수평면으로부터 수직이 아닌, 소정의 기울기를 갖는 경우에, 경사진 측면이 광의 임계각을 변화시켜 보다 용이하게 광을 추출할 수 있게 돕는다. 따라서 발광층에서 발생한 광이 전반사되지 않고 발광 소자의 외부로 방출될 확률이 높아져 외부 양자 효율이 현저하게 향상된다.The light efficiency of the light emitting device may be represented by an internal quantum efficiency and an external quantum efficiency. The internal quantum efficiency is determined according to the design and quality of the active layer. In the case of external quantum efficiency, photons generated in the light emitting layer are determined according to the extent to which the light is emitted to the outside of the light emitting device. Conventionally, the side surface of the semiconductor layer is formed vertically from the horizontal plane, so that some photons are reflected from the side of the semiconductor layer rather than transmitted, and the totally reflected light is not transmitted to the outside but disappears inside the light emitting device. However, according to the present invention, when the side of the semiconductor layer has a predetermined inclination other than the vertical from the horizontal plane, the inclined side changes the critical angle of the light to help extract the light more easily. Therefore, the probability that light generated in the light emitting layer is emitted outside of the light emitting device without total reflection is increased, thereby significantly improving the external quantum efficiency.

본 발명에 의한 복수 셀의 단일 발광 소자 및 이의 제조 방법은 발광층에서 생성되는 광이 소정의 기울기를 갖는 경사면에 대해 전반사되지 않고 외부로 방출되어 광추출 효율이 향상된다. 또한 본 발명은 플립칩 구조를 이용하여 열 방출 효율이 높고, 광의 차폐가 거의 없어 광효율이 증가한다.In a single light emitting device having a plurality of cells and a method of manufacturing the same according to the present invention, light generated in the light emitting layer is emitted to the outside without being totally reflected on an inclined surface having a predetermined slope, thereby improving light extraction efficiency. In addition, the present invention has a high heat dissipation efficiency by using a flip chip structure, and there is almost no light shielding, thereby increasing the light efficiency.

본 발명에 의한 복수 셀의 단일 발광 소자 및 이의 제조 방법은 발광 소자의 발광 효율, 외부 양자 효율 등의 특성을 향상시키고 신뢰성을 확보하여, 고광도, 고휘도의 광을 발광할 수 있는 장점이 있다. A single light emitting device having a plurality of cells and a method of manufacturing the same according to the present invention have advantages in that light emission efficiency, external quantum efficiency, etc. of the light emitting device can be improved, reliability can be ensured, and light of high brightness and high brightness can be emitted.

Claims (10)

N형 반도체층과 상기 N형 반도체층 상에 형성된 P형 반도체층을 포함하는 다수개의 발광 셀이 형성된 기판; 및A substrate including a plurality of light emitting cells including an N-type semiconductor layer and a P-type semiconductor layer formed on the N-type semiconductor layer; And 상기 기판이 플립칩 본딩되는 서브 마운트 기판을 포함하고, The substrate comprises a sub-mount substrate to be flip chip bonded, 상기 일 발광 셀의 N형 반도체층과 그에 인접한 다른 일 발광 셀의 P형 반도체층이 연결되고, 상기 발광 셀의 상기 N형 반도체층의 측면과, 상기 P형 반도체층의 적어도 일 측면이 기울어진 것을 특징으로 하는 복수 셀의 단일 발광 소자. The N-type semiconductor layer of the one light emitting cell and the P-type semiconductor layer of the other one light emitting cell are connected to each other, and the side of the N-type semiconductor layer of the light emitting cell and at least one side of the P-type semiconductor layer are inclined. A single cell light emitting device, characterized in that. 청구항 1에 있어서,The method according to claim 1, 상기 일 발광 셀의 N형 반도체층과 그에 인접한 다른 일 발광 셀의 P형 반도체층을 연결하기 위한 배선을 더 포함하는 것을 특징으로 하는 복수 셀의 단일 발광 소자. And a wire for connecting the N-type semiconductor layer of the one light emitting cell and the P-type semiconductor layer of the other one light emitting cell adjacent thereto. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 측면의 기울기는 20 내지 80°인 것을 특징으로 하는 복수 셀의 단일 발광 소자. The inclination of the side is a single cell light emitting device, characterized in that 20 to 80 °. 기판 상에 N형 반도체층 및 P형 반도체층을 순차적으로 형성하는 단계;Sequentially forming an N-type semiconductor layer and a P-type semiconductor layer on the substrate; 상기 N형 반도체층 및 상기 P형 반도체층을 패터닝하여 복수의 발광 셀을 형성하되, 상기 N형 반도체층의 측면과 상기 P형 반도체층의 적어도 일 측면이 수평면으로부터 수직이 아닌 기울기를 갖도록 패터닝 하는 단계;Patterning the N-type semiconductor layer and the P-type semiconductor layer to form a plurality of light emitting cells, wherein the sides of the N-type semiconductor layer and at least one side of the P-type semiconductor layer are patterned so as to have a non-vertical inclination from a horizontal plane. step; 상기 복수의 발광 셀이 형성된 상기 기판을 별도의 서브 마운트 기판에 플립칩 본딩하는 단계를 포함하는 발광 소자의 제조 방법.And flip chip bonding the substrate on which the plurality of light emitting cells are formed to a separate sub-mount substrate. 청구항 4에 있어서, 상기 N형 반도체층의 측면과 및 상기 P형 반도체층의 적어도 일 측면이 수평면으로부터 수직이 아닌 기울기를 갖도록 패터닝 하는 단계는, The method of claim 4, wherein the patterning of the side surface of the N-type semiconductor layer and the at least one side surface of the P-type semiconductor layer has a slope that is not vertical from a horizontal plane. 상기 P형 반도체층 상에 그 측면이 기울기를 갖는 제 1 식각 마스크 패턴을 형성하는 단계;Forming a first etching mask pattern having an inclined side surface on the P-type semiconductor layer; 상기 제 1 식각 마스크 패턴을 이용하여 상기 P형 반도체층 및 상기 N형 반도체층을 식각하여 상기 발광 셀간을 전기적으로 분리하는 단계;Etching the P-type semiconductor layer and the N-type semiconductor layer using the first etching mask pattern to electrically separate the light emitting cells; 상기 제 1 식각 마스크 패턴을 제거하는 단계;Removing the first etching mask pattern; 상기 P형 반도체층 상에 그 측면의 적어도 일부가 기울기를 갖는 제 2 식각 마스크 패턴을 형성하는 단계;Forming a second etching mask pattern on at least a portion of the side surface of the P-type semiconductor layer having a slope; 상기 제 2 식각 마스크 패턴을 이용하여 상기 P형 반도체층을 식각하여 상기 N형 반도체층의 일부를 노출하는 단계;Etching the P-type semiconductor layer using the second etching mask pattern to expose a portion of the N-type semiconductor layer; 상기 제 2 식각 마스크 패턴을 제거하는 단계;Removing the second etching mask pattern; 브리지 배선을 통해 일 발광 셀의 노출된 N형 반도체층과 그에 인접한 다른 일 발광 셀의 P형 반도체층을 연결하는 단계를 더 포함하는 것을 특징으로 하는 발광 소자의 제조 방법.And connecting the exposed N-type semiconductor layer of one light-emitting cell and the P-type semiconductor layer of another light-emitting cell adjacent thereto through bridge wirings. 청구항 4에 있어서, 상기 N형 반도체층의 측면과 상기 P형 반도체층의 적어도 일 측면이 수평면으로부터 수직이 아닌 기울기를 갖도록 패터닝 하는 단계는, The method of claim 4, wherein the patterning of the side surface of the N-type semiconductor layer and at least one side surface of the P-type semiconductor layer has a non-vertical inclination from a horizontal plane. 상기 P형 반도체층 상에 그 측면의 적어도 일부가 기울기를 갖는 제 1 식각 마스크 패턴을 형성하는 단계;Forming a first etching mask pattern on at least a portion of the side surface of the P-type semiconductor layer having a slope; 상기 제 1 식각 마스크 패턴을 이용하여 상기 P형 반도체층을 식각하여 상기 N형 반도체층의 일부를 노출하는 단계;Etching the P-type semiconductor layer using the first etching mask pattern to expose a portion of the N-type semiconductor layer; 상기 제 1 식각 마스크 패턴을 제거하는 단계;Removing the first etching mask pattern; 전체구조상에 그 측면에 기울기를 갖는 제 2 식각 마스크 패턴을 형성하는 단계;Forming a second etch mask pattern having slopes on its sides on the entire structure; 상기 제 2 식각 마스크 패턴을 이용하여 상기 P형 반도체층 및 상기 N형 반도체층을 식각하는 단계;Etching the P-type semiconductor layer and the N-type semiconductor layer by using the second etching mask pattern; 상기 제 2 식각 마스크 패턴을 제거하는 단계;Removing the second etching mask pattern; 브리지 배선을 통해 일 발광 셀의 노출된 N형 반도체층과 그에 인접한 다른 일 발광 셀의 P형 반도체층을 연결하는 단계를 더 포함하는 것을 특징으로 하는 발광 소자의 제조 방법.And connecting the exposed N-type semiconductor layer of one light-emitting cell and the P-type semiconductor layer of another light-emitting cell adjacent thereto through bridge wirings. 청구항 5 또는 청구항 6항에 있어서,The method according to claim 5 or 6, 상기 브리지 배선은 브리지(Bridge) 공정 또는 스탭 커버(Step Cover) 공정을 통해 일 발광 셀의 N형 반도체층과 인접한 다른 일 발광 셀의 P형 반도체층을 연결하는 것을 특징으로 하는 발광 소자의 제조 방법.The bridge wiring is a method of manufacturing a light emitting device comprising connecting a P-type semiconductor layer of another light emitting cell adjacent to an N-type semiconductor layer of one light emitting cell through a bridge process or a step cover process. . 청구항 5 또는 청구항 6에 있어서, 상기 식각 마스크 패턴을 형성하는 단계는, The method of claim 5 or 6, wherein forming the etching mask pattern, 3 내지 50㎛ 두께의 감광막을 도포하는 단계;Applying a photosensitive film having a thickness of 3 to 50 μm; 소정의 마스크 패턴에 따라 상기 감광막을 노광시키는 단계; 및Exposing the photosensitive film according to a predetermined mask pattern; And 상기 노광 후 베이킹 공정 없이 현상하는 단계를 포함하는 것을 특징으로 하는 발광 소자의 제조 방법.And developing without the post-exposure baking process. 청구항 5 또는 청구항 6에 있어서, 상기 식각 마스크 패턴을 형성하는 단계는,The method of claim 5 or 6, wherein forming the etching mask pattern, 3 내지 50㎛ 두께의 감광막을 도포하는 단계;Applying a photosensitive film having a thickness of 3 to 50 μm; 소정의 마스크 패턴에 따라 상기 감광막을 노광시키는 단계;Exposing the photosensitive film according to a predetermined mask pattern; 100℃ 내지 140℃의 온도에서 하드 베이킹을 하는 단계; 및Hard baking at a temperature of 100 ° C. to 140 ° C .; And 현상하는 단계를 포함하는 것을 특징으로 하는 발광 소자의 제조 방법.Method of manufacturing a light emitting device comprising the step of developing. 삭제delete
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