KR20060101898A - Non-volatile memory device and programming method thereof - Google Patents

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Abstract

본 발명은 프로그램하려는 메모리 셀의 각 워드라인마다 프로그램 전압을 다르게 인가하여 프로그램된 메모리 셀의 문턱전압 분포를 균일하게 하는 불휘발성 메모리 장치에 관한 것으로서, 워드라인의 위치에 따라 서로 다른 값을 갖는 프로그램 전압을 발생시켜서 워드라인들 중 해당 워드라인에 해당 프로그램 전압을 전달하는 것을 특징으로 한다.The present invention relates to a nonvolatile memory device that equalizes the threshold voltage distribution of a programmed memory cell by applying a different program voltage to each word line of a memory cell to be programmed, and has a program having a different value according to the position of a word line. A voltage is generated to transfer a corresponding program voltage to a corresponding word line among the word lines.

오프셋, 프로그램 펄스, 프로그램 전압 Offset, program pulse, program voltage

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{Non-volatile memory device and programming method thereof}Non-volatile memory device and programming method thereof

도 1은 종래의 낸드형 플래시 메모리 장치를 도시한 회로도이다.1 is a circuit diagram illustrating a conventional NAND flash memory device.

도 2는 본 발명의 바람직한 제1 실시예에 따른 낸드형 플래시 메모리 장치를 도시한 블록도이다.2 is a block diagram illustrating a NAND flash memory device according to a first embodiment of the present invention.

도 3은 도 1의 낸드 플래시 메모리 장치의 프로그램 전압의 파형을 도시한 파형도이다.FIG. 3 is a waveform diagram illustrating waveforms of program voltages of the NAND flash memory device of FIG. 1.

도 4는 본 발명의 바람직한 제2 실시예에 따른 낸드형 플래시 메모리 장치를 도시한 블록도이다.4 is a block diagram illustrating a NAND flash memory device according to a second embodiment of the present invention.

도 5는 도 2의 낸드형 플래시 메모리 장치의 프로그램 전압의 파형을 도시한 파형도이다.FIG. 5 is a waveform diagram illustrating waveforms of program voltages of the NAND flash memory device of FIG. 2.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

101, 121 : 메모리 셀 블록 102, 122 : 센스앰프101, 121: memory cell blocks 102, 122: sense amplifiers

103, 123 : 커맨드 인터페이스 104, 124 : 마이크로프로세서103, 123: command interface 104, 124: microprocessor

105, 125 : ROM 106, 127 : 어드레스 디코더105, 125: ROM 106, 127: address decoder

108, 126 : 타이머 107, 129 : 오프셋 발생부108, 126: timers 107, 129: offset generator

109, 128 : 챠지 펌프 110, 130 : 워드라인 바이어스 발생부109, 128: charge pump 110, 130: word line bias generator

111, 131 : 로오 디코더 111, 131: roo decoder

본 발명은 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것으로, 특히 프로그램 동작시 각 워드라인에 따라 프로그램 전압을 다르게 인가하는 낸드형 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a program method thereof, and more particularly, to a NAND flash memory device and a program method thereof that apply a program voltage differently according to each word line during a program operation.

전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치 중 하나인 낸드형(NAND) 플래시 메모리 장치의 메모리 셀은 노트북, PDA(Personal Digital Assistants), 셀룰러 폰 등의 휴대 전화기, 컴퓨터 바이오스(BIOS), 프린터, USB(Universal Serial Bus) 드라이브 등에 사용되는 반도체 소자이다. 플래시 메모리 셀은 전기적으로 프로그램/소거가 가능한 소자로서 약 100Å의 얇은 터널 산화막으로 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압(Vt)을 변화시켜 프로그램/소거 기능을 수행한다.Memory cells in NAND flash memory devices, one of the electrically erasable and programmable nonvolatile memory devices, include mobile phones such as laptops, personal digital assistants (PDAs), cellular phones, computer BIOSes, printers, A semiconductor device used for a USB (Universal Serial Bus) drive. The flash memory cell is an electrically programmable / eraseable device, which is a thin tunnel oxide film of about 100 kW, and performs a program / erase function by changing the threshold voltage Vt of the cell while electrons are moved by a strong electric field.

도 1은 기존의 낸드형 플래시 메모리 장치의 메모리 셀 블록을 도시한 것이다.1 illustrates a memory cell block of a conventional NAND flash memory device.

도 1을 참조하면, 메모리 셀 블록(11)은 비트라인(BLe)에 연결된 셀 스트링(11a)과 비트라인(BLo)에 연결된 셀 스트링(11b)을 포함하고, 셀 스트링(11a, 11b) 은 메모리 셀(MC0~MCn)을 포함한다.Referring to FIG. 1, the memory cell block 11 may include a cell string 11a connected to a bit line BLe and a cell string 11b connected to a bit line BLO, and cell strings 11a and 11b may be formed. Memory cells MC0 to MCn are included.

여기서, 타겟 문턱전압(Vt)이 같으면 메모리 셀(MC0~MCn)의 위치에 상관없이 동일한 펄스 폭과 동일한 전압 값을 갖는 프로그램 전압이 각 워드라인(WL0~WLn)에 인가되어 프로그램 동작이 수행되었다. Here, when the target threshold voltages Vt are the same, a program voltage having the same pulse width and the same voltage value is applied to each word line WL0 to WLn regardless of the positions of the memory cells MC0 to MCn to perform a program operation. .

그러나, 상술한 프로그램 전압으로 프로그램 동작을 수행하면, 센스앰프(12)를 기준으로 메모리 셀(MC0~MCn)의 위치에 따라 프로그램된 메모리 셀의 문턱전압(Vt)이 약간씩 다르게 되어 프로그램된 셀의 문턱전압 분포가 균일하지 않은 문제점이 있다.However, when the program operation is performed using the above-described program voltage, the threshold voltage Vt of the programmed memory cell is slightly different according to the positions of the memory cells MC0 to MCn based on the sense amplifier 12 so that the programmed cell There is a problem that the threshold voltage distribution is not uniform.

본 발명은 프로그램하려는 메모리 셀들의 각 워드라인에 따라 프로그램 전압을 다르게 인가하여 프로그램된 메모리 셀의 문턱전압 분포를 균일하게 하는 것을 목적으로 한다.An object of the present invention is to equalize the threshold voltage distribution of a programmed memory cell by applying a different program voltage to each word line of memory cells to be programmed.

상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치는, 비트라인쌍을 이루는 비트라인들과 워드라인들의 교차영역에 배치되는 메모리 셀들로 이루어진 스트링을 복수개 포함하는 메모리 셀 블록; 프로그램 동작시에 프로그램 타임 정보를 제공하는 타임 제어부; 상기 워드라인들의 위치 정보를 제공하는 어드레스 디코더; 상기 워드라인들의 위치 정보와 상기 프로그램 타임 정보를 이용해서 서로 다른 펄스 구간을 갖는 오프셋 프로그램 펄스 신호들을 발생시키는 오프셋 발생부; 펌핑동작을 수행하여 고전압을 발생시키는 챠지 펌프; 및 상기 서로 다른 펄스 구간을 갖는 오프셋 프로그램 펄스 신호들에 의해 지정되는 구간에서만 상기 고전압을 전달하여 상기 워드라인들의 위치에 따라 서로 다른 값을 갖는 프로그램 전압을 발생시키고, 상기 워드라인들 중 해당 워드라인에 해당 프로그램 전압을 인가하는 로오(row) 경로 제어부를 포함한다.In order to achieve the above object, a nonvolatile memory device according to a preferred embodiment of the present invention, a memory cell including a plurality of strings consisting of memory cells arranged in the intersection of the bit lines and word lines forming a pair of bit lines block; A time controller for providing program time information during a program operation; An address decoder providing position information of the word lines; An offset generator for generating offset program pulse signals having different pulse intervals by using the position information of the word lines and the program time information; A charge pump generating a high voltage by performing a pumping operation; And transmitting the high voltage only in a section designated by offset program pulse signals having different pulse sections to generate program voltages having different values according to positions of the word lines, and corresponding word lines among the word lines. It includes a row path control unit for applying a corresponding program voltage to.

본 발명의 바람직한 다른 실시예에 따른 불휘발성 메모리 장치는 비트라인쌍을 이루는 비트라인들과 워드라인들의 교차영역에 배치되는 메모리 셀들로 이루어진 스트링을 복수개 포함하는 메모리 셀 블록; 프로그램 동작시에 프로그램 타임 정보를 이용해서 동일한 펄스 구간을 갖는 프로그램 펄스 신호를 제공하는 타임 제어부; 상기 워드라인들의 위치 정보를 제공하는 어드레스 디코더; 상기 워드라인들의 위치 정보을 이용해서 서로 다른 값을 갖는 오프셋 프로그램 전압을 발생시키는 오프셋 전압 발생부; 및 상기 동일한 펄스 구간을 갖는 프로그램 펄스 신호들에 의해 지정되는 구간에서만 상기 서로 다른 값을 갖는 오프셋 프로그램 전압을 전달하여 상기 워드라인들의 위치에 따라 다른 값을 갖는 프로그램 전압을 발생시키고, 상기 워드라인들 중 해당 워드라인에 해당 프로그램 전압을 인가하는 로오(row) 경로 제어부를 포함한다. A nonvolatile memory device according to another exemplary embodiment of the present invention may include a memory cell block including a plurality of strings of memory cells disposed in an intersection region of bit lines and word lines forming a pair of bit lines; A time controller for providing a program pulse signal having the same pulse duration by using program time information during a program operation; An address decoder providing position information of the word lines; An offset voltage generator configured to generate offset program voltages having different values using position information of the word lines; And transmitting the offset program voltage having different values only in a period designated by the program pulse signals having the same pulse period to generate a program voltage having a different value according to the position of the word lines. And a row path controller for applying a corresponding program voltage to a corresponding word line.

본 발명의 바람직한 또 다른 실시예에 따른, 비트라인쌍을 이루는 비트라인들과 워드라인들의 교차영역에 배치되는 메모리 셀들로 이루어진 스트링을 복수개 포함하는 메모리 셀 블록을 포함하는 불휘발성 메모리 장치의 프로그램 방법은 기 워드라인들의 위치에 따라 다른 값을 갖는 프로그램 전압을 발생시키는 단계; 및 상기 워드라인들 중 해당 워드라인에 상기 다른 값을 갖는 프로그램 전압 중 해당 프로그램 전압을 인가하는 단계를 포함한다.According to still another preferred embodiment of the present invention, a program method of a nonvolatile memory device including a memory cell block including a plurality of strings of memory cells disposed in an intersection of bit lines forming a pair of bit lines and word lines. Generating a program voltage having a different value depending on the position of the existing word lines; And applying a corresponding program voltage among program voltages having the different value to corresponding word lines among the word lines.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 바람직한 제1 실시예에 따른 낸드형 플래시 메모리 장치를 나타내고, 도 3은 낸드 플래시 메모리 장치의 각 워드라인에 인가되는 프로그램 전압의 파형을 나타낸다.2 illustrates a NAND flash memory device according to a first exemplary embodiment of the present invention, and FIG. 3 illustrates waveforms of program voltages applied to respective word lines of the NAND flash memory device.

이하, 도 2 및 도 3을 참조하면서 각 워드라인에 따라 프로그램 전압을 다르게 인가하기 위한 제1 실시예를 설명하기로 한다.Hereinafter, a first embodiment for differently applying a program voltage according to each word line will be described with reference to FIGS. 2 and 3.

도 2를 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 블록(101), 센스앰프(102), 커맨드 인터페이스(103), 마이크로프로세서(104), ROM(105), 타이머(106), 어드레스 디코더(107), 오프셋 발생부(108), 챠지 펌프(109), 워드라인 바이어스 발생부(110), 및 로오 디코더(111)를 포함한다.2, a NAND flash memory device includes a memory cell block 101, a sense amplifier 102, a command interface 103, a microprocessor 104, a ROM 105, a timer 106, and an address decoder ( 107, an offset generator 108, a charge pump 109, a word line bias generator 110, and a row decoder 111.

메모리 셀 블록(101)은 셀 스트링들(101a, 101b)을 포함하는데, 이들 셀 스트링은 도시하지 않았지만 N개가 존재한다. 셀 스트링 내에 있는 메모리 셀 (MC0~MCn)들은 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 접속되며, 드레인 선택 트랜지스터(DST)는 각 비트라인(BLe, BLo)에 접속되고, 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 접속된다. BLe는 짝수번째 비트라인을 나타내고, BLo는 홀수번째 비트라인을 나타낸다. 메모리 셀들(예컨대, M1)은 하나의 워드라인(예컨대, WL1)에 의해 제어되며, 하나의 페이지를 형성한다. The memory cell block 101 includes cell strings 101a and 101b, which are N although not shown. The memory cells MC0 to MCn in the cell string are connected in series between the drain select transistor DST and the source select transistor SST, and the drain select transistor DST is connected to each bit line BLe and BLo. The source select transistor SST is connected to the common source line CSL. BLe represents an even bitline, and BLo represents an odd bitline. Memory cells (eg, M1) are controlled by one word line (eg, WL1) and form one page.

센스앰프(102)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결되어 비트라인을 통해서 전달되는 데이터를 증폭하여 출력한다. 메모리 셀들(MC0~MCn)은 센스앰프(102)쪽에서 봤을 때 메모리 셀(MC0)이 가장 가깝고 메모리 셀(MCn)이 가장 멀다. The sense amplifier 102 is connected to the even bit line BLe and the odd bit line BLO and amplifies and outputs data transmitted through the bit line. The memory cells MC0 to MCn are closest to the memory cell MC0 and farthest from the sense amplifier 102.

본 발명의 제1 실시예에서는, 센스앰프(102)에서 가장 가까운 곳에 위치한 메모리 셀(MCO)의 워드라인(WL0)에 인가되는 고전압, 즉 프로그램 전압의 펄스 폭(tpgm0)을 가장 좁게 하고, 센스앰프(102)에서 가장 먼 곳에 위치한 메모리 셀(MCn)의 워드라인(WLn)에 인가되는 프로그램 전압의 펄스 폭(tpgmN)을 가장 넓게 함으로써, 각 메모리 셀(MC0~MCn)에 저장된 데이터를 센싱(독출 또는 검증할 때)할 때 발생하는 프로그램 문턱전압 분포를 균일하게 할 수 있다.In the first embodiment of the present invention, the pulse voltage tpgm0 of the high voltage applied to the word line WL0 of the memory cell MCO located closest to the sense amplifier 102, that is, the program voltage, is narrowest, and the sense The pulse width tpgmN of the program voltage applied to the word line WLn of the memory cell MCn located farthest from the amplifier 102 is widest to sense the data stored in each memory cell MC0 to MCn. The program threshold voltage distribution occurring at the time of reading or verifying can be made uniform.

우선, 커맨드 인터페이스(103)는 프로그램 명령(PGMCOM)이 입력되면 마이크로프로세서(104)로 하여금 프로그램 알고리즘을 수행하도록 하게 한다. 프로그램 명령을 인가받은 마이크로프로세서(104)가, ROM(105)에게 프로그램을 수행해야 한다는 것을 알려주면, ROM(105)은 저장되어 있던 프로그램 타임 정보를 마이크로프 로세서(104)로 전달한다. 그러면, 마이크로프로세서(104)는 ROM(105)로부터 전달된 프로그램 타임 정보를 읽어서 타이머(106)에 로딩시키고, 타이머(106)는 프로그램 타임 정보를 이용해서 프로그램 펄스 구간을 결정한다. First, the command interface 103 causes the microprocessor 104 to execute a program algorithm when a program command PGMCOM is input. When the microprocessor 104 that received the program command informs the ROM 105 that a program should be executed, the ROM 105 transmits the stored program time information to the microprocessor 104. Then, the microprocessor 104 reads the program time information transmitted from the ROM 105 and loads it into the timer 106, and the timer 106 determines the program pulse interval using the program time information.

어드레스 디코더(106)는 어드레스(ADD)를 입력받아 오프셋 발생부(107)와 워드라인 바이어스 발생부(110)에 워드라인 위치 정보를 전달한다.The address decoder 106 receives the address ADD and transfers word line position information to the offset generator 107 and the word line bias generator 110.

오프셋 발생부(108)는 어드레스 디코더(106)로부터 전달받은 워드라인 위치 정보와 타이머(106)로부터 전달받은 프로그램 펄스 구간 정보를 이용해서 워드라인의 위치에 따라 프로그램 펄스 구간을 다르게 지정하는 오프셋 프로그램 펄스 신호(tpgm0<tpgm1<...tpgmN)를 발생시킨다(도 3 참조).The offset generator 108 uses the word line position information transmitted from the address decoder 106 and the program pulse interval information received from the timer 106 to offset the program pulse interval according to the position of the word line. Generate signals tpgm0 <tpgm1 <... tpgmN (see FIG. 3).

챠지 펌프(109)는 펌핑 동작을 수행해서 고전압(Vpgm0=Vpgm1..=VpgmN)을 발생시킨다.The charge pump 109 performs a pumping operation to generate a high voltage (Vpgm0 = Vpgm1 .. = VpgmN).

워드라인 바이어스 발생부(110)는 오프셋 프로그램 펄스 신호(tpgm0<tpgm1<..<tpgmN)가 지정하는 구간동안에만 챠지 펌프(109)에서 발생된 고전압(Vpgm0=Vpgm1..=VpgmN)을 전달하여 최종 프로그램 전압, 즉 워드라인 바이어스 전압(Vpgm0'<Vpgm1'...<VpgmN')을 발생시킨다.The word line bias generator 110 transmits the high voltage (Vpgm0 = Vpgm1 .. = VpgmN) generated by the charge pump 109 only during a period designated by the offset program pulse signal tpgm0 <tpgm1 <.. <tpgmN. The final program voltage, i.e., the word line bias voltage, Vpgm0 '<Vpgm1' ... <VpgmN 'is generated.

이러한 워드라인 바이어스 발생부(110)는 여러개의 고전압 스위치(글로벌 워드라인 수만큼)로 구성되며, 그 고전압 스위치의 인에이블 신호로서 오프셋 발생부(108)로부터 발생된 오프셋 프로그램 펄스 신호(tpgm0<tpgm1<..<tpgmN)와 어드레스 디코더(107)로부터 발생된 워드라인 위치 정보를 조합한 신호를 사용하고, 공급전압으로서는 챠지 펌프(109)로부터 발생된 고전압(Vpgm0=Vpgm1..=VpgmN)을 사용한 다.The word line bias generator 110 includes a plurality of high voltage switches (the number of global word lines), and the offset program pulse signal tpgm0 <tpgm1 generated from the offset generator 108 as an enable signal of the high voltage switch. A signal in which <.. <tpgmN) and word line position information generated from the address decoder 107 are combined is used, and a high voltage (Vpgm0 = Vpgm1 .. = VpgmN) generated from the charge pump 109 is used as the supply voltage. All.

로우 디코더(111)는 블록 어드레스(미도시)로부터 해당 블록만을 인에이블시켜서, 워드라인 바이어스 발생부(110)로부터 출력되는 워드라인 바이어스 전압(Vpgm0'<Vpgm1'...<VpgmN')을 해당 로컬 워드라인(WL0~WLn)에 전달한다.The row decoder 111 enables only the corresponding block from the block address (not shown), so that the word line bias voltages Vpgm0 '<Vpgm1' ... <VpgmN 'output from the wordline bias generation unit 110 are applied. Transfers to local word lines WL0 to WLn.

구체적으로 설명하면, 워드라인(WL0)이 프로그램될 대상이면, 워드라인 바이어스 발생부(110)가 오프셋 프로그램 펄스 신호(tpgm0)가 지정하는 펄스구간동안에만 고전압(Vpgm0)을 인가하여 워드라인 바이어스 전압(Vpgm0')을 발생시키고, 로우 디코더(111)는 워드라인 바이어스 전압(Vpgm0')을 입력받아 해당 워드라인(WL0)에 인가한다. 만약, 워드라인(WLn)이 프로그램될 대상이면, 워드라인 바이어스 발생부(110)가 오프셋 프로그램 펄스 신호(tpgmN)가 지정하는 펄스구간동안에만 고전압(VpgmN)를 인가하여 워드라인 바이어스 전압(VpgmN')을 발생시키고, 로우 디코더(111)는 워드라인 바이어스 전압(VpgmN')을 입력받아 해당 로컬 워드라인(WLn)에 인가한다.In detail, if the word line WL0 is to be programmed, the word line bias generator 110 applies the high voltage Vpgm0 only during the pulse period designated by the offset program pulse signal tpgm0, thereby providing the word line bias voltage. (Vpgm0 ') is generated, and the row decoder 111 receives the word line bias voltage Vpgm0' and applies it to the corresponding word line WL0. If the word line WLn is to be programmed, the word line bias generator 110 applies the high voltage VpgmN only during the pulse period designated by the offset program pulse signal tpgmN, thereby providing the word line bias voltage VpgmN '. ), And the row decoder 111 receives the word line bias voltage VpgmN 'and applies it to the corresponding local word line WLn.

상술한 바와 같이, 센스앰프(102)를 기준으로 가장 가까운 워드라인(WL0)에 가장 작은 값을 갖는 워드라인 바이어스 전압(Vpgm0')을 인가하고, 가장 먼 워드라인(WLn)에 가장 큰 값을 갖는 워드라인 바이어스 전압(VpgmN')을 인가하면, 즉 워드라인의 위치에 따라 워드라인 바이어스 전압을 다르게 인가하면, 프로그램된 셀의 문턱전압 분포를 균일하게 할 수 있다.As described above, the word line bias voltage Vpgm0 'having the smallest value is applied to the word line WL0 closest to the sense amplifier 102, and the largest value is applied to the farthest word line WLn. Applying the word line bias voltage VpgmN ', that is, applying the word line bias voltage differently according to the position of the word line, makes the threshold voltage distribution of the programmed cell uniform.

도 4는 본 발명의 바람직한 제2 실시예에 따른 낸드형 플래시 메모리 장치를 나타내고, 도 5는 도 4의 낸드형 플래시 메모리 장치의 프로그램 전압의 파형을 나 타낸다.4 illustrates a NAND flash memory device according to a second exemplary embodiment of the present invention, and FIG. 5 illustrates waveforms of program voltages of the NAND flash memory device of FIG. 4.

도 4를 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 블록(121), 센스앰프(122), 커맨드 인터페이스(123), 마이크로프로세서(124), ROM(125), 타이머(126), 어드레스 디코더(127), 챠지 펌프(128), 오프셋 전압 발생부(129), 워드라인 바이어스 발생부(130), 및 로오 디코더(131)를 포함한다.Referring to FIG. 4, a NAND flash memory device may include a memory cell block 121, a sense amplifier 122, a command interface 123, a microprocessor 124, a ROM 125, a timer 126, and an address decoder ( 127, a charge pump 128, an offset voltage generator 129, a word line bias generator 130, and a row decoder 131.

여기서, 메모리 셀 블록(121)은 도 2에 도시한 메모리 셀 블록(111)과 동일한 구성을 가지므로 도 2의 메모리 셀 블록(101)에 대한 구성설명을 참조하기 바란다.Here, since the memory cell block 121 has the same configuration as the memory cell block 111 illustrated in FIG. 2, the configuration description of the memory cell block 101 of FIG. 2 will be referred to.

본 발명의 제2 실시예에서는, 센스앰프(122)에서 가장 가까운 곳에 위치한 메모리 셀(MCO)의 워드라인(WL0)에 인가되는 고전압, 즉 프로그램 전압(Vpgm0)의 값을 도 5에 도시한 바와 같이 가장 작게 하고, 센스앰프(102)에서 가장 먼 곳에 위치한 메모리 셀(MCn)의 워드라인(WLn)에 인가되는 고전압(VpgmN)의 값을 가장 크게 함으로써, 각 메모리 셀에 저장된 데이터를 센싱(독출 및 검증할 때)할 때 발생하는 프로그램 문턱전압 분포를 균일하게 할 수 있다.In the second embodiment of the present invention, the high voltage applied to the word line WL0 of the memory cell MCO located closest to the sense amplifier 122, that is, the value of the program voltage Vpgm0 is shown in FIG. 5. As described above, the smallest value is set and the value of the high voltage VpgmN applied to the word line WLn of the memory cell MCn located farthest from the sense amplifier 102 is maximized, thereby sensing (reading) data stored in each memory cell. And the program threshold voltage distribution occurring at the time of verifying).

우선, 커맨드 인터페이스(123)는 프로그램 명령(PGMCOM)이 입력되면 마이크로프로세서(124)로 하여금 프로그램 알고리즘을 수행하도록 하게 한다. 이러한 프로그램 명령을 인가받은 마이크로프로세서(124)가 ROM(125)에게 프로그램을 수행해야 한다는 것을 알려주면, ROM(125)은 저장되어 있던 프로그램 타임 정보를 마이크로프로세서(124)로 전달하고, 마이크로프로세서(124)는 ROM(125)로부터 전달받은 프로그램 타임 정보를 타이머(126)로 전달한다. 타이머(126)는 프로그램 타임 정보 를 이용해서 프로그램 펄스 구간을 지정하는 프로그램 펄스 신호(tpgm0=tpgm1...=tpgmN)를 발생한다. 프로그램 펄스 신호들(tpgm0=tpgm1...=tpgmN)의 펄스 폭은 모두 동일하다.First, the command interface 123 causes the microprocessor 124 to execute a program algorithm when a program command PGMCOM is input. When the microprocessor 124, which has received such a program command, informs the ROM 125 that a program should be executed, the ROM 125 transmits the stored program time information to the microprocessor 124, and the microprocessor ( 124 transfers the program time information received from the ROM 125 to the timer 126. The timer 126 generates a program pulse signal (tpgm0 = tpgm1 ... = tpgmN) that designates a program pulse section using the program time information. The pulse widths of the program pulse signals tpgm0 = tpgm1 ... = tpgmN are all the same.

어드레스 디코더(127)는 어드레스(ADD)를 입력받아 오프셋 전압 발생부(129)와 워드라인 바이어스 발생부(130)에 워드라인 위치 정보를 전달한다.The address decoder 127 receives the address ADD and transfers word line position information to the offset voltage generator 129 and the word line bias generator 130.

챠지 펌프(128)는 핌핑동작을 수행하여 고전압, 즉 프로그램 전압을 발생시킨다.The charge pump 128 performs a pimping operation to generate a high voltage, that is, a program voltage.

오프셋 전압 발생부(129)는 어드레스 디코더(127)로부터 발생된 워드라인 위치 정보와 챠지 펌프(128)에서 발생된 고전압을 이용해서 오프셋 프로그램 전압(Vpgm0<Vpgm1...<VpgmN)을 발생시킨다.The offset voltage generator 129 generates an offset program voltage Vpgm0 <Vpgm1 ... <VpgmN using the word line position information generated from the address decoder 127 and the high voltage generated from the charge pump 128.

워드라인 바이어스 발생부(130)는 프로그램 펄스 신호(tpgm0~tpgmN)가 지정하는 구간동안에만 오프셋 프로그램 전압(Vpgm0<Vpgm1...<VpgmN)을 전달하여 최종 프로그램 전압, 즉 워드라인 바이어스 전압(Vpgm0'<Vpgm1'...<VpgmN')을 발생시킨다.The word line bias generator 130 transfers the offset program voltages Vpgm0 <Vpgm1 ... <VpgmN only during the period designated by the program pulse signals tpgm0 to tpgmN, so that the final program voltage, that is, the word line bias voltage Vpgm0 '<Vpgm1' ... <VpgmN ').

이러한 워드라인 바이어스 발생부(130)는 여러개의 고전압 스위치(글로벌 워드라인 개수만큼)로 구성되며, 그 고전압 스위치의 인에이블 신호로서 타이머(126)로부터 발생된 프로그램 펄스 신호(tpgm0=tpgm1...=tpgmN)와 어드레스 디코더(127)로부터 발생된 워드라인 위치 정보를 조합한 신호를 사용하고, 공급전압으로서는 오프셋 전압 발생부(129)로부터 발생된 오프셋 프로그램 전압(Vpgm0<Vpgm1...<VpgmN)을 사용한다.The word line bias generation unit 130 is composed of a plurality of high voltage switches (the number of global word lines), and the program pulse signal generated from the timer 126 as the enable signal of the high voltage switch (tpgm0 = tpgm1 ... = tpgmN) and a signal obtained by combining the word line position information generated from the address decoder 127, and the offset program voltages Vpgm0 <Vpgm1 ... <VpgmN generated from the offset voltage generator 129 as the supply voltage. Use

로우 디코더(131)는 블록 어드레스(미도시)로부터 해당 블록만을 인에이블시켜서, 워드라인 바이어스 전압(Vpgm0'<Vpgm1'<..VpgmN')를 해당 로컬 워드라인(WL0~WLn)에 전달한다.The row decoder 131 enables only the block from the block address (not shown), and transfers the word line bias voltage Vpgm0 '<Vpgm1' <.. VpgmN 'to the corresponding local word lines WL0 to WLn.

구체적으로 설명하면, 워드라인(WL0)이 프로그램될 대상이면, 워드라인 바이어스 발생부(130)가 프로그램 펄스 신호(tpgm0)가 지정하는 구간동안에만 오프셋 프로그램 전압(Vpgm0)을 인가하여 워드라인 바이어스 전압(Vpgm0')을 발생시키고, 로우 디코더(131)는 워드라인 바이어스 전압(Vpgm0')을 입력받아 해당 워드라인(WL0)에 인가한다. 만약, 워드라인(WLn)이 프로그램될 대상이면, 워드라인 바이어스 발생부(130)가 프로그램 펄스 신호(tpgmN)가 지정하는 구간동안에만 오프셋 프로그램 전압(VpgmN)을 인가하여 워드라인 바이어스 전압(VpgmN')을 발생시키고, 로우 디코더(131)는 워드라인 바이어스 전압(VpgmN')을 입력받아 해당 워드라인(WLn)에 인가한다.In detail, if the word line WL0 is to be programmed, the word line bias generator 130 applies the offset program voltage Vpgm0 only during the period designated by the program pulse signal tpgm0 to apply the word line bias voltage. (Vpgm0 ') is generated, and the row decoder 131 receives the word line bias voltage Vpgm0' and applies it to the corresponding word line WL0. If the word line WLn is to be programmed, the word line bias generation unit 130 applies the offset program voltage VpgmN only during the period designated by the program pulse signal tpgmN, thereby providing the word line bias voltage VpgmN '. ), And the row decoder 131 receives the word line bias voltage VpgmN 'and applies it to the corresponding word line WLn.

상술한 바와 같이, 센스앰프(122)를 기준으로 가장 가까운 워드라인(WL0)에 가장 작은 값을 갖는 워드라인 바이어스 전압(Vpgm0')을 인가하고, 가장 먼 워드라인(WLn)에 가장 큰 값을 갖는 워드라인 바이어스 전압(VpgmN')을 인가하면, 즉 워드라인의 위치에 따라 워드라인 바이어스 전압을 다르게 인가하면, 프로그램된 셀의 문턱전압 분포를 균일하게 할 수 있다.As described above, the word line bias voltage Vpgm0 'having the smallest value is applied to the word line WL0 closest to the sense amplifier 122, and the largest value is applied to the farthest word line WLn. Applying the word line bias voltage VpgmN ', that is, applying the word line bias voltage differently according to the position of the word line, makes the threshold voltage distribution of the programmed cell uniform.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가 진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이, 본 발명에 따르면, 워드라인의 위치에 따라 워드라인 바이어스 전압을 다르게 인가할 수 있어, 프로그램된 셀의 문턱전압 분포를 균일하게 할 수 있는 이점이 있다.As described above, according to the present invention, the word line bias voltage may be differently applied according to the position of the word line, thereby making it possible to uniformize the threshold voltage distribution of the programmed cell.

Claims (11)

비트라인쌍을 이루는 비트라인들과 워드라인들의 교차영역에 배치되는 메모리 셀들로 이루어진 스트링을 복수개 포함하는 메모리 셀 블록;A memory cell block including a plurality of strings of memory cells disposed in an intersection area of bit lines and word lines forming a pair of bit lines; 프로그램 동작시에 프로그램 타임 정보를 제공하는 타임 제어부;A time controller for providing program time information during a program operation; 상기 워드라인들의 위치 정보를 제공하는 어드레스 디코더;An address decoder providing position information of the word lines; 상기 워드라인들의 위치 정보와 상기 프로그램 타임 정보를 이용해서 서로 다른 펄스 구간을 갖는 오프셋 프로그램 펄스 신호들을 발생시키는 오프셋 발생부;An offset generator for generating offset program pulse signals having different pulse intervals by using the position information of the word lines and the program time information; 펌핑동작을 수행하여 고전압을 발생시키는 챠지 펌프; 및A charge pump generating a high voltage by performing a pumping operation; And 상기 서로 다른 펄스 구간을 갖는 오프셋 프로그램 펄스 신호들에 의해 지정되는 구간에서만 상기 고전압을 전달하여 상기 워드라인들의 위치에 따라 서로 다른 값을 갖는 프로그램 전압을 발생시키고, 상기 워드라인들 중 해당 워드라인에 해당 프로그램 전압을 인가하는 로오(row) 경로 제어부를 포함하는 불휘발성 메모리 장치. The high voltage is transferred only in a section designated by offset program pulse signals having different pulse sections to generate program voltages having different values according to the position of the word lines, and to the corresponding word lines among the word lines. And a row path controller for applying a corresponding program voltage. 제 1 항에 있어서,The method of claim 1, 상기 로오 경로 제어부는, 상기 비트라인 쌍에 접속되는 센스앰프를 기준으로 상기 센스앰프에서 가장 가까운 곳에 위치한 메모리 셀의 워드라인에는 가장 작은 값의 프로그램 전압을 인가하고, 상기 센스앰프에서 가장 먼 곳에 위치한 메모 리 셀의 워드라인에는 가장 큰 값의 프로그램 전압을 인가하는 하는 불휘발성 메모리 장치.The row path controller applies a smallest program voltage to a word line of a memory cell located closest to the sense amplifier based on a sense amplifier connected to the bit line pair, and is located farthest from the sense amplifier. A nonvolatile memory device for applying a program voltage having the largest value to a word line of a memory cell. 제 1 항에 있어서,The method of claim 1, 상기 로오 경로 제어부는, 상기 서로 다른 펄스 구간을 갖는 오프셋 프로그램 펄스 신호들에 의해 지정되는 구간에서만 상기 고전압을 전달하여 상기 다른 값을 갖는 프로그램 전압을 발생시키는 고전압 스위칭부; 및The low path controller may include: a high voltage switching unit configured to generate the program voltage having the different value by transferring the high voltage only in a section designated by the offset program pulse signals having the different pulse sections; And 상기 워드라인들 중 해당 워드라인에 해당 프로그램 전압을 인가하는 로오 디코더를 포함하는 불휘발성 메모리 장치.And a row decoder to apply a corresponding program voltage to a corresponding word line among the word lines. 비트라인쌍을 이루는 비트라인들과 워드라인들의 교차영역에 배치되는 메모리 셀들로 이루어진 스트링을 복수개 포함하는 메모리 셀 블록;A memory cell block including a plurality of strings of memory cells disposed in an intersection area of bit lines and word lines forming a pair of bit lines; 프로그램 동작시에 프로그램 타임 정보를 이용해서 동일한 펄스 구간을 갖는 프로그램 펄스 신호를 제공하는 타임 제어부;A time controller for providing a program pulse signal having the same pulse duration by using program time information during a program operation; 상기 워드라인들의 위치 정보를 제공하는 어드레스 디코더;An address decoder providing position information of the word lines; 상기 워드라인들의 위치 정보를 이용해서 서로 다른 값을 갖는 오프셋 프로그램 전압을 발생시키는 오프셋 전압 발생부; 및An offset voltage generator configured to generate offset program voltages having different values using position information of the word lines; And 상기 동일한 펄스 구간을 갖는 프로그램 펄스 신호들에 의해 지정되는 구간 에서만 상기 서로 다른 값을 갖는 오프셋 프로그램 전압을 전달하여 상기 워드라인들의 위치에 따라 다른 값을 갖는 프로그램 전압을 발생시키고, 상기 워드라인들 중 해당 워드라인에 해당 프로그램 전압을 인가하는 로오(row) 경로 제어부를 포함하는 불휘발성 메모리 장치.Only the interval specified by the program pulse signals having the same pulse interval is transmitted to the offset program voltage having different values to generate a program voltage having a different value according to the position of the word lines, among the word lines And a row path controller configured to apply a corresponding program voltage to a corresponding word line. 제 4 항에 있어서,The method of claim 4, wherein 상기 오프셋 고전압 발생부는 챠지 펌핑에 의해 고전압을 발생시키는 챠지 펌프; 및 상기 발생된 고전압과 상기 워드라인들의 위치 정보를 이용해서 상기 서로 다른 값을 갖는 오프셋 프로그램 전압을 발생시키는 오프셋 전압 발생기를 포함하는 불휘발성 메모리 장치.The offset high voltage generation unit may include a charge pump generating a high voltage by charge pumping; And an offset voltage generator configured to generate an offset program voltage having the different value by using the generated high voltage and position information of the word lines. 제 4 항에 있어서,The method of claim 4, wherein 상기 로오 경로 제어부는, 상기 비트라인 쌍에 접속되는 센스앰프를 기준으로 상기 센스앰프에서 가장 가까운 곳에 위치한 메모리 셀의 워드라인에는 가장 작은 값의 프로그램 전압을 인가하고, 상기 센스앰프에서 가장 먼 곳에 위치한 메모리 셀의 워드라인에는 가장 큰 값의 프로그램 전압을 인가하는 하는 불휘발성 메모리 장치.The row path controller applies a smallest program voltage to a word line of a memory cell located closest to the sense amplifier based on a sense amplifier connected to the bit line pair, and is located farthest from the sense amplifier. A nonvolatile memory device for applying a program voltage having the largest value to a word line of a memory cell. 제 4 항에 있어서,The method of claim 4, wherein 상기 로오 경로 제어부는, 상기 동일한 펄스 구간을 갖는 프로그램 펄스 신호에 의해 지정되는 구간에서만 상기 서로 다른 값을 갖는 오프셋 프로그램 전압을 전달하여 상기 다른 값을 갖는 프로그램 전압을 발생시키는 고전압 스위칭부; 및The low path control unit may include: a high voltage switching unit configured to generate the program voltage having the different value by transferring the offset program voltage having the different values only in the section designated by the program pulse signal having the same pulse period; And 상기 워드라인들 중 해당 워드라인에 해당 프로그램 전압을 인가하는 로오 디코더를 포함하는 불휘발성 메모리 장치.And a row decoder to apply a corresponding program voltage to a corresponding word line among the word lines. 비트라인쌍을 이루는 비트라인들과 워드라인들의 교차영역에 배치되는 메모리 셀들로 이루어진 스트링을 복수개 포함하는 메모리 셀 블록을 포함하는 불휘발성 메모리 장치의 프로그램 방법에 있어서,A program method of a nonvolatile memory device including a memory cell block including a plurality of strings of memory cells disposed in an intersection region of bit lines and word lines forming a pair of bit lines, 상기 워드라인들의 위치에 따라 다른 값을 갖는 프로그램 전압을 발생시키는 단계; 및Generating a program voltage having a different value depending on the position of the word lines; And 상기 워드라인들 중 해당 워드라인에 상기 다른 값을 갖는 프로그램 전압 중 해당 프로그램 전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.And applying a corresponding program voltage among the program voltages having the different value to corresponding word lines among the word lines. 제 8 항에 있어서,The method of claim 8, 상기 비트라인쌍에 접속된 센스앰프를 기준으로 상기 센스앰프에서 가장 가까운 곳에 위치한 메모리 셀의 워드라인에는 가장 작은 값의 프로그램 전압을 인가하고, 상기 센스앰프에서 가장 먼 곳에 위치한 메모리 셀의 워드라인에는 가장 큰 값의 프로그램 전압을 인가하는 불휘발성 메모리 장치의 프로그램 방법.The smallest program voltage is applied to a word line of a memory cell closest to the sense amplifier based on the sense amplifier connected to the bit line pair, and the word line of the memory cell located farthest from the sense amplifier is A method of programming a nonvolatile memory device that applies a program voltage having the largest value. 제 8 항에 있어서,The method of claim 8, 상기 프로그램 전압 발생 단계는 고전압을 발생시키는 단계;The program voltage generating step may include generating a high voltage; 펄스 구간이 서로 다른 오프셋 프로그램 펄스 신호를 발생시키는 단계; 및Generating an offset program pulse signal having different pulse durations; And 상기 고전압과 상기 오프셋 프로그램 펄스 신호를 이용해서 상기 다른 값을 갖는 프로그램 전압을 발생시키는 단계로 이루어지는 불휘발성 메모리 장치의 프로그램 방법.And generating a program voltage having the different value by using the high voltage and the offset program pulse signal. 제 8 항에 있어서,The method of claim 8, 상기 프로그램 전압 발생 단계는 서로 다른 값을 갖는 고전압을 발생시키는 단계; 및 상기 고전압을 이용해서 상기 다른 값을 갖는 프로그램 전압을 발생시키는 단계로 이루어지는 불휘발성 메모리 장치의 프로그램 방법.The program voltage generating step may include generating a high voltage having different values; And generating a program voltage having the different value by using the high voltage.
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