KR20060101587A - Method of manufacturing non-volatile memory device using the same - Google Patents

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KR20060101587A
KR20060101587A KR1020050023048A KR20050023048A KR20060101587A KR 20060101587 A KR20060101587 A KR 20060101587A KR 1020050023048 A KR1020050023048 A KR 1020050023048A KR 20050023048 A KR20050023048 A KR 20050023048A KR 20060101587 A KR20060101587 A KR 20060101587A
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이상훈
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삼성전자주식회사
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Abstract

전하의 손실을 방지할 있는 불 휘발성 메모리 장치의 제조방법에서, 텅스텐 패턴을 포함하는 게이트 구조물이 형성된 기판 상에 상기 텅스텐 패턴의 산화방지용 제1 스페이서막을 제1 두께를 갖도록 형성하다. 이어서, 상기 컨트롤 게이트에서의 전하 손실을 방지하기 위해 제1 스페어서막이 형성된 게이트 구조물을 질화 처리한다. 이어서, 상기 제1 스페이서막이 형성된 기판 상에 제2 두께를 갖는 제2 스페이서막을 형성한다. 그 결과 불 휘발성 메모리 장치는 전하의 손실이 발생되지 않아 우수한 전기적 특성을 갖는다.In the method of manufacturing a nonvolatile memory device capable of preventing a loss of electric charge, a first spacer layer for preventing oxidation of the tungsten pattern is formed on a substrate on which a gate structure including a tungsten pattern is formed. Subsequently, the gate structure in which the first spacer film is formed is nitrided to prevent charge loss in the control gate. Subsequently, a second spacer film having a second thickness is formed on the substrate on which the first spacer film is formed. As a result, the nonvolatile memory device does not lose charge and has excellent electrical characteristics.

Description

불 휘발성 메모리 장치의 제조방법{Method of Manufacturing Non-Volatile Memory Device Using the same}Method of Manufacturing Non-Volatile Memory Device Using the same

도 1은 본 발명의 게이트 스페이서를 포함하는 불 휘발성 메모리 소자를 나타내는 단면도이다. 1 is a cross-sectional view illustrating a nonvolatile memory device including a gate spacer of the present invention.

도 2 내지 도 5는 도 1에 도시된 불 휘발성 메모리 소자의 제조 방법을 나타내는 공정단면도이다.2 to 5 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device shown in FIG. 1.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

110 : 플로팅게이트층 114 : 하부 산화막110: floating gate layer 114: lower oxide film

116 : 질화막 116 : 상부 산화막116: nitride film 116: upper oxide film

120 : 유전막 124 : 폴리실리콘막120 dielectric film 124 polysilicon film

126 : 텅스텐막 130 : 컨트롤게이트층126: tungsten film 130: control gate layer

150 : 게이트 구조물 142 : 제1 스페이서막150: gate structure 142: first spacer film

144 : 제2 스페이서막 144: second spacer film

본 발명은 불 휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 텅스텐 패턴을 포함하는 컨트롤 게이트를 갖는 불 휘발성 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device having a control gate including a tungsten pattern.

반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 유지할 수 있는 불 휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다. Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile memory devices that lose their data over time, and a memory that can maintain its state once data is entered. It is largely divided into non-volatile memory devices.

상기 불 휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다.The nonvolatile memory device has a characteristic of maintaining its state even after time of inputting data once. Recently, there is an increasing demand for a flash memory that can electrically input and output data.

이러한, 플래시 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트를 포함하는 스택형 게이트 구조를 갖는다. 이때, 상기 컨트롤 게이트는 저항을 감소를 위해 폴리실리콘막과 텅스텐막이 적층된 구조를 갖는다.The memory cell for storing data in the flash memory device has a stacked gate structure including a floating gate formed through a tunnel oxide layer on a silicon substrate and a control gate formed through a dielectric layer on the floating gate. . In this case, the control gate has a structure in which a polysilicon film and a tungsten film are stacked in order to reduce resistance.

상술한 구조를 갖는 불 휘발성 메모리 소자에 있어서, 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 그러나 상기 컨트롤 게이트의 텅스텐막을 형성시 그 내부에는 전하의 손실을 초래하는 전하 트랩 사이트가 생성되기 때문에 상기 컨트롤 게이트에 존재하는 트랩 사이트를 제거해야 하는 공정을 필수적으로 수행해야 한다.In the nonvolatile memory device having the above-described structure, data is stored by applying an appropriate voltage to the control gate and the substrate to insert or draw electrons into the floating gate. However, when the tungsten film of the control gate is formed, charge trap sites are generated in the inside of the control gate to cause a loss of charge. Therefore, a process of removing the trap sites present in the control gate must be performed.

그러나, 상기 컨트롤 게이트의 전하 트랩 사이트를 제거하는 공정은 질소산화물이 제공되는 분위기에서 수행되기 때문에 상기 컨트롤 게이트에 포함된 텅스텐막치 산화되는 문제점이 발생할 뿐만 아니라 침상결정이 생성되는 문제점이 발생한다. However, since the process of removing the charge trap site of the control gate is performed in an atmosphere in which nitrogen oxide is provided, not only a problem of oxidizing the tungsten film contained in the control gate occurs but also a problem of generating needle crystals.

따라서, 본 발명의 목적은 컨트롤 게이트에 포함된 텅스텐 패턴의 침상결정 생성억제 및 텅스텐 패턴의 산화를 억제할 수 있는 불 휘발성 메모리 소자의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of suppressing needle crystal formation and suppressing oxidation of a tungsten pattern included in a control gate.

상술한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 불 휘발성 메모리 장치의 제조 방법은 텅스텐 패턴을 포함하는 게이트 구조물이 형성된 기판 상에 상기 텅스텐 패턴의 산화방지용 제1 스페이서막을 형성한다. 이어서, 상기 게이트 구조물에서의 전하 손실을 방지하기 위해 제1 스페이서막이 형성된 게이트 구조물을 질화 처리한다. 이어서, 상기 제1 스페이서막이 형성된 기판 상에 제2 스페이서막을 형성한다. 그 결과 불 휘발성 메모리 장치가 형성된다.According to one or more exemplary embodiments, a method of manufacturing a nonvolatile memory device includes forming a first spacer layer for preventing oxidation of a tungsten pattern on a substrate on which a gate structure including a tungsten pattern is formed. Subsequently, the gate structure in which the first spacer layer is formed is nitrided to prevent charge loss in the gate structure. Subsequently, a second spacer film is formed on the substrate on which the first spacer film is formed. As a result, a nonvolatile memory device is formed.

본 발명의 방법과 같이 불 휘발성 메모리 장치를 형성할 경우 텅스텐 패턴을 포함하는 게이트 구조물에 제1 스페이서막을 형성한 후 질화처리 공정을 수행하고, 제2 스페이서막을 형성하면, 상기 게이트 구조물에 포함된 텅스텐 패턴의 산화를 억제할 수 있다. 또한, 게이트 구조물에 포함된 컨트롤 게이트의 측벽에 발생하는 전하 트랩 사이트에 질소가 결합함으로 인해 상기 게이트 구조물로부터 전하가 손 실되는 문제점을 방지할 수 있다.When forming a nonvolatile memory device as in the method of the present invention, after forming a first spacer layer on a gate structure including a tungsten pattern and performing a nitriding process, and forming a second spacer layer, the tungsten included in the gate structure Oxidation of the pattern can be suppressed. In addition, it is possible to prevent the problem that the charge is lost from the gate structure due to the coupling of nitrogen to the charge trap site generated on the sidewall of the control gate included in the gate structure.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

불 휘발성 메모리 소자Nonvolatile Memory Devices

도 1은 본 발명의 게이트 스페이서를 포함하는 불 휘발성 메모리 소자를 나타내는 단면도이다. 1 is a cross-sectional view illustrating a nonvolatile memory device including a gate spacer of the present invention.

도 1은 참조하면, 상기 불 휘발성 메모리 소자의 게이트 구조물(150)은 게이트 소자 분리막(도시하지 않음)과 게이트 절연막(102)이 형성된 기판(100) 상에 존재하는 플로팅 게이트(110a), 유전막 패턴(120a) 및 텅스텐 패턴(126a)을 포함하는 컨트롤 게이트(130a)를 포함하는 구조를 갖는다. 그리고, 상기 게이트 구조물(150)의 측벽에는 텅스텐 패턴의 산화방지용 게이트 스페이서(148)가 형성되어 있다.Referring to FIG. 1, the gate structure 150 of the nonvolatile memory device may include a floating gate 110a and a dielectric layer pattern on a substrate 100 on which a gate device isolation layer (not shown) and a gate insulating layer 102 are formed. And a control gate 130a including a 120a and a tungsten pattern 126a. In addition, a tungsten-patterned anti-oxidation gate spacer 148 is formed on the sidewall of the gate structure 150.

상기 게이트 절연막(102)은 플로팅 게이트를 기판으로부터 절연시켜 불 휘발성 메모리 소자에 저장된 데이터를 보존하는 능력에 영향을 미치는 박막으로'프로그램'과 '소거' 동작을 반복하는 횟수에 제한적인 요소로 작용한다. 상기 게이트 절연막은 약 50 내지 100Å의 두께를 갖고, 특히 약 60 내지 70Å의 두께를 갖는다.The gate insulating layer 102 is a thin film that affects the ability to insulate the floating gate from the substrate and to preserve data stored in the nonvolatile memory device, which acts as a limiting factor in the number of times the program and erase operations are repeated. . The gate insulating film has a thickness of about 50 to 100 GPa, particularly about 60 to 70 GPa.

상기 플로팅 게이트(110a)는 게이트 산화막(102) 상에 형성되고, 불순물이 도핑된 폴리실리콘 패턴 또는 비정질실리콘 패턴으로, 약 600 내지 1000Å의 두께를 갖는다. 상기 도면에 도시하지 않았지만, 상기 플로팅 게이트는 일 예로 제1 예 비 폴리실리콘 패턴(도시되지 않음)과 제2 예비 폴리실리콘 패턴(도시되지 않음)이 적층된 구조를 가질 수 있다.The floating gate 110a is formed on the gate oxide layer 102, and has a thickness of about 600 to about 1000 μs in a polysilicon pattern or an amorphous silicon pattern doped with impurities. Although not shown, the floating gate may have a structure in which a first preliminary polysilicon pattern (not shown) and a second preliminary polysilicon pattern (not shown) are stacked as an example.

상기 유전막 패턴(120a)은 상기 플로팅 게이트(110a)와 상기 컨트롤 게이트(130a) 사이에 존재하며, 하부 산화막/질화막/상부 산화막이 순차적으로 적층된 구조를 갖는다. 상기 유전막 패턴은 약 70 내지 110Å의 두께를 갖는다.The dielectric layer pattern 120a is disposed between the floating gate 110a and the control gate 130a and has a structure in which lower oxide layers / nitride layers / upper oxide layers are sequentially stacked. The dielectric film pattern has a thickness of about 70 to 110 Å.

상기 컨트롤 게이트(130a)는 상기 유전막 패턴(120a) 상에 형성되고, 불 휘발성 메모리 소자의 저항의 감소시키기 위해 폴리실리콘 패턴(124a)과 텅스텐 패턴(126a)을 포함하는 구조를 갖는다.The control gate 130a is formed on the dielectric layer pattern 120a and has a structure including a polysilicon pattern 124a and a tungsten pattern 126a to reduce the resistance of the nonvolatile memory device.

상기 텅스텐 패턴(124a)을 포함하는 게이트 구조물은 그 내부에서 전하가 트랩 되는 문제점을 개선하기 위해 제1 스페이서막(도시되지 않음)이 형성된 상태에서 질소 산화가스가 제공되는 분위기에서 열처리된 구조물이다. 또한, 상기 제1 스페이서막(도시되지 않음)이 형성된 상태에서 상기 게이트 구조물이 열처리됨으로 인해 텅스텐 패턴에서의 침상결정 생성을 미연에 방지할 수 있었다.The gate structure including the tungsten pattern 124a is a structure heat-treated in an atmosphere in which nitrogen oxide gas is provided in a state in which a first spacer layer (not shown) is formed to improve a problem that charges are trapped therein. In addition, since the gate structure was heat-treated in the state where the first spacer layer (not shown) was formed, generation of acicular crystals in the tungsten pattern could be prevented in advance.

상기 게이트 스페이서(148)는 제1 스페이서(142a) 및 제2 스페이서(144a)를 포함한다.The gate spacer 148 includes a first spacer 142a and a second spacer 144a.

상기 제1 스페이서(142a)는 상기 컨트롤 게이트에 포함된 텅스텐 패턴의 전하트랩 사이트(Site)를 개선하기 위한 공정을 수행할 경우 상기 텅스텐 패턴의 산화를 방지하기 위해 적용되는 절연막이다. 여기서, 상기 절연막은 제1 중온산화막으로 상기 게이트 절연막(102) 및 폴리실리콘 패턴(124a)의 표면에 잔류하는 전하트랩 사이트에 질소원자가 결합되도록 질소원자를 침투시키기 위해 40 내지 100Å 의 두께를 갖는다. 상기 제2 스페이서(144)는 게이트 구조물(150)의 측벽을 보호 및 기판의 표면 아래로 불순물을 주입하여 소오스/드레인 영역(160)을 형성할 불순물의 주입영역을 한정하는 역할을 한다.The first spacer 142a is an insulating film applied to prevent oxidation of the tungsten pattern when a process for improving the charge trap site of the tungsten pattern included in the control gate is performed. Here, the insulating film has a thickness of 40 to 100 kHz to allow nitrogen atoms to couple to charge trap sites remaining on the surfaces of the gate insulating film 102 and the polysilicon pattern 124a as the first mesophilic oxide film. The second spacer 144 protects sidewalls of the gate structure 150 and injects impurities under the surface of the substrate to define an injection region of impurities to form the source / drain region 160.

상기와 같이 제1 스페이서(142a)가 존재하는 게이트 구조물을 질화처리 함으로서 형성되는 불 휘발성 메모리 소자는 그 내부에 존재하는 전하 트랩 사이트에 질소원자가 결합되어 있어 전하의 손실이 방지된다. 또한, 그 내부에 포함되어 있는 텅스텐 패턴(126a)에 침상결정이 생성되지 않는다.As described above, in the nonvolatile memory device formed by nitriding a gate structure in which the first spacer 142a is present, nitrogen atoms are bonded to charge trap sites existing therein to prevent loss of charge. In addition, acicular crystals are not generated in the tungsten pattern 126a included therein.

불 휘발성 메모리 소자의 제조Fabrication of Nonvolatile Memory Devices

도 2 내지 도 6은 도 1에 도시된 불 휘발성 메모리 소자의 제조 방법을 나타내는 공정단면도이다.2 through 6 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device shown in FIG. 1.

도 2를 참조하면, 게이트 절연막(102)이 형성된 기판(100)상에 플로팅 게이트(110a), 유전막(120a) 및 텅스텐 패턴(126a)을 포함하는 컨트롤 게이트(130a)가 순차적으로 적층된 구조를 갖는 게이트 구조물을 형성한다.Referring to FIG. 2, a structure in which a control gate 130a including a floating gate 110a, a dielectric layer 120a, and a tungsten pattern 126a is sequentially stacked on a substrate 100 on which a gate insulating layer 102 is formed. To form a gate structure.

상기 게이트 구조물을 형성방법을 구체적으로 설명하면, 먼저 실리콘으로 이루어진 기판(100)상에 산화막(102)을 약 60Å의 두께로 형성한다. 본 발명의 산화막(102)은 열산화 방법으로 형성할 수 있으나, 1torr 이하의 낮은 압력, 800℃ 이상의 온도 및 O2, H2 , N2 가스가 제공되는 분위기에서 라디칼 산화시켜 형성하는 것이 바람직하다. 이는 상기 라디칼 산화법이 상기 산화막(102)의 치밀성을 증가시킬 수 있기 때문이다.A method of forming the gate structure will be described in detail. First, an oxide film 102 is formed on a substrate 100 made of silicon to a thickness of about 60 kV. The oxide film 102 of the present invention may be formed by a thermal oxidation method, but is preferably formed by radical oxidation in a low pressure of 1 torr or less, a temperature of 800 ° C. or more, and an atmosphere in which O 2, H 2, N 2 gas is provided. This is because the radical oxidation method can increase the compactness of the oxide film 102.

이어서, 산화막(102) 상에 플로팅 게이트층(110)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)하여 약 600 내지 1000Å의 두께로 형성한다. 여기서, 플로팅 게이트층은(110)은 폴리실리콘 또는 비정질실리콘 물질을 증착하여 형성할 수 있다.Subsequently, the floating gate layer 110 is formed on the oxide film 102 by low pressure chemical vapor deposition (LPCVD) to form a thickness of about 600 to 1000 kPa. Here, the floating gate layer 110 may be formed by depositing a polysilicon or an amorphous silicon material.

이어서, 플로팅 게이트층(110) 상에 하부 산화막(112), 질화막(114), 상부 산화막(116)이 순차적으로 적층된 구조를 갖는 유전막(120)을 형성한다. 상기 유전막의 형성을 구체적으로 설명하면, 하부 산화막(112)을 열산화 공정 또는 라디칼 산화공정을 수행하여 형성한다.Next, a dielectric film 120 having a structure in which the lower oxide film 112, the nitride film 114, and the upper oxide film 116 are sequentially stacked on the floating gate layer 110 is formed. Referring to the formation of the dielectric film in detail, the lower oxide film 112 is formed by performing a thermal oxidation process or a radical oxidation process.

일 예로서, 하부 산화막(112) 형성은 질소 가스가 제공되는 분위기에서 어닐링 처리하는 공정을 더 수행할 수 있다. 이어서, LPCVD 챔버에 하부 산화막(114)이 형성된 기판(100)을 로딩 시킨 후 약 780℃의 온도, 약 1torr 이하의 압력 및 디클로로 실란(Si2H2Cl2) 및 NH3 가스가 제공되는 분위기에서 질화막(116)을 형성한다. 질화막(116)은 실리콘 질화(Si3N4)막이다. 이어서, 질화막(130) 상에 화학기상증착 공정 또는 예비 산화막을 형성후 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 상부 산화막(118)을 형성한다.For example, the lower oxide film 112 may be further formed by annealing in an atmosphere in which nitrogen gas is provided. Subsequently, after loading the substrate 100 on which the lower oxide film 114 is formed in the LPCVD chamber, a temperature of about 780 ° C., a pressure of about 1 torr or less, and an atmosphere in which dichlorosilane (Si 2 H 2 Cl 2 ) and NH 3 gas are provided. The nitride film 116 is formed. The nitride film 116 is a silicon nitride (Si 3 N 4 ) film. Subsequently, after forming a chemical vapor deposition process or a preliminary oxide film on the nitride film 130, the preliminary oxide film is radically oxidized to form an upper oxide film 118.

이어서, 상기 유전막(120) 상에 컨트롤 게이트층(130)을 형성한다. 상기 컨트롤 게이트층(130)은 N+형으로 도핑된 폴리실리콘막(124)과 텅스텐막(126)을 순차적으로 적층하여 형성한다. 상기 텅스텐막은 불 휘발성 메모리 장치의 저항을 감소시켜 상기 메모리 장치의 전기적 신뢰성을 증가시키기 위해 적용된다.Subsequently, a control gate layer 130 is formed on the dielectric layer 120. The control gate layer 130 is formed by sequentially stacking a polysilicon layer 124 and a tungsten layer 126 doped with an N + type. The tungsten film is applied to increase the electrical reliability of the memory device by reducing the resistance of the nonvolatile memory device.

도 3을 참조하면, 상기 결과물 상에 하드 마스크(도시되지 않음)를 형성한 후 하드마스크에 노출된 컨트롤 게이트층(130), 유전막(120) 및 플로팅 게이트층(110)을 순차적으로 패터닝하여 스택형 구조의 게이트 구조물(150)을 형성한다. 이때, 상기 게이트 절연막은 식각되어 기판의 표면이 노출될 수 있다.Referring to FIG. 3, after forming a hard mask (not shown) on the resultant, the control gate layer 130, the dielectric layer 120, and the floating gate layer 110 exposed to the hard mask are sequentially patterned and stacked. The gate structure 150 of the type structure is formed. In this case, the gate insulating layer may be etched to expose the surface of the substrate.

상기 게이트 구조물(150)은 플로팅 게이트(110a), 유전막 패턴(120a) 및 폴리실리콘 패턴(124a)과 텅스텐 패턴(126a)을 포함하는 컨트롤 게이트(130a)가 적층된 구조를 갖는다.The gate structure 150 has a structure in which a floating gate 110a, a dielectric layer pattern 120a, and a control gate 130a including a polysilicon pattern 124a and a tungsten pattern 126a are stacked.

도 4를 참조하면, 상기 게이트 구조물(150)이 형성된 기판 상에 제1 스페어서막(142)을 약 40 내지 100Å의 두께를 갖도록 형성한다. 상기 제1 스페이서막(142)은 이후 상기 게이트 절연막(102) 및 게이트 구조물(150)의 측벽에 존재하는 전하(charge) 트랩(trap)사이트에 의한 전하의 손실을 해결하기 위해 게이트 구조물(150)에 질화처리 공정을 수행할 경우 적용된다.Referring to FIG. 4, the first spacer layer 142 is formed on the substrate on which the gate structure 150 is formed to have a thickness of about 40 μm to about 100 μm. The first spacer layer 142 is then gate structure 150 to solve the loss of charge caused by the charge trap (site) on the sidewalls of the gate insulating layer 102 and the gate structure 150 Applied when performing nitriding processes.

즉, 상기 제1 스페이서막(142)은 질화처리 공정시 상기 텅스텐 패턴(126a)이 산화되는 것이 방지함으로서 상기 텅스텐 패턴에 침상결정이 생성되지 않도록 한다. 또한, 제1 스페이서막(142)은 게이트 절연막(102a) 및 폴리실리콘 패턴(110a, 126a)의 측벽에 존재하는 전자트랩 사이트에 질소가 결합되도록 질소 원자가 투과되는 두께를 갖는다. 상기 제1 스페이서막(142)은 중온 산화물 증착법으로 형성된 중온산화막(Middle Temperate Oxide layer;142)이다.That is, the first spacer layer 142 prevents the tungsten pattern 126a from being oxidized during the nitriding process so that no needle crystals are formed in the tungsten pattern. In addition, the first spacer layer 142 has a thickness through which nitrogen atoms are transmitted so that nitrogen is bonded to the electron trap sites existing on the sidewalls of the gate insulating layer 102a and the polysilicon patterns 110a and 126a. The first spacer layer 142 is a middle temperate oxide layer 142 formed by a medium temperature oxide deposition method.

이어서, 상기 제1 스페이서막(142)에 의해 둘러싸인 게이트 구조물(150)이 형성된 기판(100)을 산화 질소가스가 제공되는 분위기에서 열처리(annealing)하여 상기 게이트 구조물(150)의 측벽에 질소원자를 침투시킨다. 상기 산화 질소가스로는 예컨대 N20, NO 등을 사용할 수 있다. 이렇게 상기 게이트 구조물(150)로 침투된 질소원자는 폴리실리콘 패턴에 포함된 전하트랩 사이트와 결합하여 상기 게이트 구조물(150)에서 전하가 손실되는 현상을 방지한다.Subsequently, the substrate 100 on which the gate structure 150 surrounded by the first spacer layer 142 is formed is annealed in an atmosphere in which nitrogen oxide gas is provided to form nitrogen atoms on sidewalls of the gate structure 150. Penetrate As the nitrogen oxide gas, for example, N20, NO or the like can be used. The nitrogen atoms penetrated into the gate structure 150 are combined with charge trap sites included in the polysilicon pattern to prevent the loss of charge in the gate structure 150.

도 5를 참조하면, 제1 스페이서막(142) 상에 이 형성된 게이트 구조물(150)이 형성된 기판 상에 제2 스페이서막(144)을 약 100 내지 300Å의 두께를 갖도록 형성한다. 상기 제2 스페이서막(144)은 중온 산화물 형성방법으로 형성된 중온산화막인 것이 바람직하다.Referring to FIG. 5, the second spacer layer 144 may be formed to have a thickness of about 100 μm to about 300 μm on the substrate on which the gate structure 150 formed on the first spacer layer 142 is formed. The second spacer layer 144 may be a mesophilic oxide film formed by a mesophilic oxide formation method.

이어서, 제2 스페이서막(144) 및 제1 스페이서막(142)이 형성된 결과물을 에치백하여 도 1에 도시된 바와 같이 상기 게이트 구조물(150)의 측벽에 존재하는 게이트 스페이서(148)를 형성한다. 상기 게이트 스페이서는 제1 스페이서(142a)와 제2 스페이서(144a)를 포함한다. 이후 상기 게이트 구조물을 이온주입 마스크로 적용하여 노출된 기판의 표면 아래로 불순물을 이온 주입함으로서 소오스/드레인 영역을 형성할 수 있다. 일 예로, 상기 소오스/드레인 영역은 제1 스페스이서막(142) 형성 전에 형성할 수 있다. 다른 예로 상기 소오스/드레인 영역은 제2 스페이서(144a) 형성 후 형성할 수 있다.Subsequently, the resultant on which the second spacer layer 144 and the first spacer layer 142 are formed is etched back to form a gate spacer 148 on the sidewall of the gate structure 150 as shown in FIG. 1. . The gate spacer includes a first spacer 142a and a second spacer 144a. Thereafter, the gate structure may be applied as an ion implantation mask to form source / drain regions by implanting impurities under the exposed surface of the substrate. For example, the source / drain regions may be formed before forming the first spacer layer 142. As another example, the source / drain region may be formed after the formation of the second spacer 144a.

상기한 방법으로 형성된 게이트 구조물(150)은 침상결정을 생성되지 않으며, 게이트 절연막 및 폴리실리콘 패턴의 측벽에 존재하는 전자 트랩사이트에 질소가 결합되어 있기 때문에 플로팅 게이트 전극에 저장된 전하가 누설되는 현상이 발생하지 않는다.The gate structure 150 formed by the above method does not generate acicular crystals, and since nitrogen is bonded to the electron trap site existing on the sidewalls of the gate insulating film and the polysilicon pattern, leakage of charge stored in the floating gate electrode is prevented. Does not occur.

상술한 본 발명과 같이 텅스텐 금속의 산화를 방지하는 동시에 게이트 절연막 및 게이트 구조물 표면에 질소이온을 침투시킬 수 있는 두께를 갖는 제1 스페이서 절연막을 적용하여 질화처리 공정을 수행하는 것을 특징으로 한다. 상술한 공정을 적용하면, 전하의 누설이 방지될 수 있는 불휘발성 메모리 소자를 형성할 수 있다. 또한 불 휘발성 메모리 소자의 전하 유지 특성을 향상시킬 수 있다As described above, the nitriding treatment process is performed by applying a first spacer insulating film having a thickness capable of penetrating nitrogen ions to the gate insulating film and the gate structure surface while preventing oxidation of tungsten metal. By applying the above-described process, it is possible to form a nonvolatile memory device in which leakage of charge can be prevented. In addition, the charge retention characteristics of the nonvolatile memory device can be improved.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (11)

(a) 텅스텐 패턴을 포함하는 게이트 구조물이 형성된 기판 상에 상기 텅스텐 패턴의 산화방지용 제1 스페이서막을 형성하는 단계;(a) forming a first spacer layer for preventing oxidation of the tungsten pattern on a substrate on which a gate structure including a tungsten pattern is formed; (b) 상기 게이트 구조물에서의 전하 손실을 방지하기 위해 제1 스페이서막이 형성된 게이트 구조물을 질화 처리하는 단계; 및(b) nitriding the gate structure on which the first spacer layer is formed to prevent charge loss in the gate structure; And (c) 상기 제1 스페이서막이 형성된 기판 상에 제2 스페이서막을 형성하는 단계를 포함하는 불 휘발성 메모리 장치의 제조 방법.(c) forming a second spacer film on the substrate on which the first spacer film is formed. 제1항에 있어서, 상기 게이트 구조물은 플로팅 게이트, 유전막 및 텅스텐 패턴을 포함하는 컨트롤 게이트를 순차적으로 적층하여 형성하는 것을 특징을 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the gate structure is formed by sequentially stacking a control gate including a floating gate, a dielectric layer, and a tungsten pattern. 제2항에 있어서, 상기 플로팅 게이트는 폴리실리콘 물질을 증착하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 2, wherein the floating gate is formed by depositing a polysilicon material. 제2항에 있어서, 상기 유전막은 하부 산화막, 질화막 및 상부 산화막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조방법.The method of claim 2, wherein the dielectric layer is formed by sequentially stacking a lower oxide layer, a nitride layer, and an upper oxide layer. 제2항에 있어서, 상기 컨트롤 게이트는 폴리실리콘막과 텅스텐막을 적층하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 2, wherein the control gate is formed by stacking a polysilicon film and a tungsten film. 제1항에 있어서, 상기 제1 스페이서막은 중온 산화물(medium temperature oxide; MTO)을 증착하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the first spacer layer is formed by depositing medium temperature oxide (MTO). 제1항에 있어서, 상기 제1 스페이서막은 40 내지 100Å으로 형성하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the first spacer layer is formed between 40 and 100 microseconds. 제1항에 있어서, 상기 제2 스페이서막은 중온 산화물(medium temperature oxide; MTO)을 증착하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the second spacer layer is formed by depositing medium temperature oxide (MTO). 제1항에 있어서, 상기 제2 스페이서막은 100 내지 300Å으로 형성하는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the second spacer layer is formed in a range of 100 to 300 microseconds. 제1항에 있어서, 상기 질화처리하는 단계는 NO 또는 N2O 가스가 제공되는 분위기에서 상기 게이트 구조물을 열처리하여 이루어지는 것을 특징으로 하는 불 휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the nitriding is performed by heat treating the gate structure in an atmosphere provided with NO or N 2 O gas. 제1항에 있어서, 상기 (c) 단계 이후 상기 제1 스페이서막 및 제2 스페이서막을 에치백하는 단계를 수행하여 상기 게이트 구조물의 측면에 제1 스페이서 및 제2 스페이서를 동시에 형성하는 단계를 더 수행하는 것을 특징으로 하는 불휘 발성 메모리 장치의 제조 방법.The method of claim 1, further comprising: forming the first spacer and the second spacer simultaneously on the side of the gate structure by performing a step of etching back the first spacer layer and the second spacer layer after the step (c). A method of manufacturing a nonvolatile memory device, characterized in that.
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