KR100997781B1 - Method of manufacturing EEPROM device - Google Patents
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Abstract
본 발명은 이이피롬 소자의 제조방법을 개시한다. 개시된 본 발명의 이이피롬 소자의 제조방법은, 소자분리막을 구비한 반도체 기판 상에 플로팅 게이트 산화막과 제1폴리실리콘막 및 하드마스크 질화막을 차례로 형성하는 단계와, 상기 하드마스크 질화막과 제1폴리실리콘막 및 플로팅 게이트 산화막을 식각하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 표면 및 노출된 기판 표면을 질화시켜 그 표면에 제1질화막을 형성하는 단계와, 상기 제1질화막 내에 N2 이온을 경사 이온주입하는 단계와, 상기 기판 결과물 상에 ONO막을 형성하는 단계와, 상기 반도체 기판이 노출되도록 ONO막을 식각하는 단계와, 상기 기판 결과물을 열산화하여 노출된 기판 표면 상에 콘트롤 게이트 산화막을 형성하는 단계와, 상기 콘트롤 게이트 산화막을 포함한 결과물 상에 제2폴리실리콘막을 증착하는 단계와, 상기 제2폴리실리콘막과 콘트롤 게이트 산화막을 식각하여 콘트롤 게이트를 형성하는 단계를 포함한다. The present invention discloses a method for manufacturing an ypyrom device. According to the disclosed method of fabricating an ipyrom device of the present invention, forming a floating gate oxide film, a first polysilicon film, and a hard mask nitride film on a semiconductor substrate having an isolation layer, and the hardmask nitride film and the first polysilicon Etching the film and the floating gate oxide film to form a floating gate, nitriding the floating gate surface and the exposed substrate surface to form a first nitride film on the surface thereof, and declining N2 ions in the first nitride film Implanting, forming an ONO film on the substrate resultant, etching the ONO film to expose the semiconductor substrate, and thermally oxidizing the substrate resultant to form a control gate oxide film on the exposed substrate surface And depositing a second polysilicon film on the resultant product including the control gate oxide film. Etching the second polysilicon layer and the control gate oxide layer to form a control gate.
Description
도 1은 종래 이이피롬 소자 제조방법의 문제점을 설명하기 위한 단면도. 1 is a cross-sectional view for explaining the problem of the conventional method of manufacturing a pyrom.
도 2a 내지 도 2f는 본 발명에 따른 이이피롬 소자의 제조방법을 설명하기 위한 공정별 단면도.Figure 2a to 2f is a cross-sectional view for each process for explaining the manufacturing method of the ypyrom device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings
21 : 반도체 기판 22 : 소자분리막21
23a : 플로팅 게이트 산화막 23b : 제1폴리실리콘막23a: floating
23c : 하드마스크 질화막 23 : 플로팅 게이트23c: hard mask nitride film 23: floating gate
24 : 제1질화막 25a : 제1산화막24:
25b : 제2질화막 25c : 제2산화막25b:
25 : ONO막 26a : 콘트롤 게이트 산화막25 ONO
26b : 제2폴리실리콘막 26 : 콘트롤 게이트26b: second polysilicon film 26: control gate
본 발명은 이이피롬(EEPROM) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘트롤 게이트 형성시 플로팅 게이트 끝단에 버즈-빅(Bird's-Beak)이 형성되는 것을 방지하기 위한 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an EEPROM device, and more particularly, to a method for preventing a bird's-beak from being formed at an end of a floating gate when a control gate is formed.
이이피롬(EEPROM) 소자는 프로그래밍 및 지우기 특성을 확보하는 플래쉬 메모리 소자(Flash Memory Device)의 하나로서, 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍과 지우기를 할 수 있다. The EEPROM device is a flash memory device that secures programming and erasing characteristics. The EEPROM device realizes a bit storage state as one transistor and can be electrically programmed and erased.
이러한 이이피롬 소자는 플로팅 게이트(floating gate)와 콘트롤 게이트 (control gate)라는 두 개의 게이트를 가지고 있으며, 프로그래밍은 외부의 고전압에 의한 열전자(hot electron)를 이용하고, 지우기는 F-N(Fowler-Nordheim) 터널링을 이용한다. This Ipyrom device has two gates, a floating gate and a control gate. Programming uses hot electrons caused by an external high voltage, and erasing is Fowler-Nordheim (FN). Use tunneling
이와 같은 이이피롬 소자를 제조하기 종래의 방법은 다음과 같다. The conventional method for manufacturing such an ypyrom device is as follows.
우선, 반도체 기판의 적소에 액티브 영역을 한정하는 소자분리막을 형성한다. 그런다음, 기판의 전면 상에 박막의 플로팅 게이트 산화막과 제1폴리실리콘막을 차례로 형성한 후, 이들을 식각하여 플로팅 게이트를 형성한다. First, an element isolation film that defines an active region is formed in place of a semiconductor substrate. Then, a floating gate oxide film and a first polysilicon film of a thin film are sequentially formed on the entire surface of the substrate, and then they are etched to form a floating gate.
다음으로, 기판 결과물 상에 산화막, 질화막, 산화막을 차례로 증착한 후, 이 적층막, 즉, ONO막을 전면 식각한다. 그런다음, 열산화 공정을 통해 콘트롤 게이트 산화막을 형성한 후, 상기 콘트롤 게이트 산화막 상에 제2폴리실리콘막을 증착한다. Next, an oxide film, a nitride film, and an oxide film are sequentially deposited on the substrate resultant, and then the laminated film, that is, the ONO film is etched entirely. Then, after forming a control gate oxide film through a thermal oxidation process, a second polysilicon film is deposited on the control gate oxide film.
이어서, 상기 제2폴리실리콘막과 콘트롤 게이트 산화막을 식각하여 콘트롤 게이트를 형성한다. Subsequently, the second polysilicon layer and the control gate oxide layer are etched to form a control gate.
이후, 소오스/드레인 영역 형성 공정 및 금속배선 형성 공정을 포함한 일련의 후속 공정을 진행한다. Thereafter, a series of subsequent processes including a source / drain region forming process and a metal wiring forming process are performed.
그러나, 전술한 종래 이이피롬 소자의 제조방법에 따르면, 콘트롤 게이트 산화막은 열산화 공정을 통해 형성하게 되는데, 그 두께가 300Å 이상으로 두껍기 때문에, 도 1에 도시된 바와 같이, 상기 콘트롤 게이트 산화막(6)을 형성하는 과정에서 플로팅 게이트(3) 하단부 가장자리에 버즈-빅(Bird's Beak : B/B)이 발생되며, 이로 인해, 리플레쉬 특성이 열화되는 등 소자 특성 열화가 야기된다. However, according to the conventional method of manufacturing the ypyrom element described above, the control gate oxide film is formed through a thermal oxidation process, and since the thickness thereof is thicker than 300 kPa, as shown in FIG. 1, the control gate oxide film 6 ), A bird's beak (B / B) is generated at the edge of the lower end of the floating gate 3, which causes deterioration of device characteristics such as degradation of refresh characteristics.
여기서, 상기 플로팅 게이트 하단부 가장자리에서의 버즈-빅(B/B) 발생은 산소가 산화막을 통하여 기판으로 확산하여 실리콘과 반응한 결과이다. Here, the generation of the buzz-big (B / B) at the edge of the bottom of the floating gate is a result of oxygen is diffused into the substrate through the oxide film and reacted with silicon.
도 1에서, 미설명된 도면부호 1은 반도체 기판, 2는 소자분리막, 3a는 플로팅 게이트 산화막, 3b는 폴리실리콘막, 3c는 하드마스크 질화막, 3은 플로팅 게이트, 5a 및 5c는 산화막, 그리고, 5b는 질화막을 각각 나타낸다. In FIG. 1, reference numeral 1 denotes a semiconductor substrate, 2 a device isolation film, 3a a floating gate oxide film, 3b a polysilicon film, 3c a hard mask nitride film, 3 a floating gate, 5a and 5c an oxide film, and 5b represents a nitride film, respectively.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 콘트롤 게이트 형성시 산소 확산으로 인해 플로팅 게이트 하단부 가장자리에서 버즈-빅이 발생되는 것을 방지할 수 있는 이이피롬 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, to provide a method for manufacturing an ypyrom device that can prevent the occurrence of the buzz-big at the bottom edge of the floating gate due to oxygen diffusion when forming the control gate. The purpose is.
또한, 본 발명은 콘트롤 게이트 형성시 플로팅 게이트 끝단에 버즈-빅이 발생되는 것을 방지함으로써 소자 특성 열화를 방지할 수 있는 이이피롬 소자의 제조방법을 제공함에 그 다른 목적이 있다. In addition, another object of the present invention is to provide a method for manufacturing an ipyrom device capable of preventing deterioration of device characteristics by preventing the occurrence of buzz-big at the floating gate end when forming the control gate.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 반도 체 기판 상에 플로팅 게이트 산화막과 제1폴리실리콘막 및 하드마스크 질화막을 차례로 형성하는 단계; 상기 하드마스크 질화막과 제1폴리실리콘막 및 플로팅 게이트 산화막을 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 표면 및 노출된 기판 표면을 질화시켜 그 표면에 제1질화막을 형성하는 단계; 상기 제1질화막 내에 N2 이온을 경사 이온주입하는 단계; 상기 기판 결과물 상에 ONO막을 형성하는 단계; 상기 반도체 기판이 노출되도록 ONO막을 식각하는 단계; 상기 기판 결과물을 열산화하여 노출된 기판 표면 상에 콘트롤 게이트 산화막을 형성하는 단계; 상기 콘트롤 게이트 산화막을 포함한 결과물 상에 제2폴리실리콘막을 증착하는 단계; 및 상기 제2폴리실리콘막과 콘트롤 게이트 산화막을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하는 이이피롬 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of sequentially forming a floating gate oxide film, a first polysilicon film and a hard mask nitride film on a semiconductor substrate having a device isolation film; Etching the hard mask nitride layer, the first polysilicon layer, and the floating gate oxide layer to form a floating gate; Nitriding the floating gate surface and the exposed substrate surface to form a first nitride film on the surface; Oblique ion implantation of
여기서, 상기 제1질화막을 형성하는 단계는 질소 분위기의 어닐링 공정을 통해 30Å 이하의 두께로 형성하며, 이때, 상기 질소 분위기의 어닐링은 800∼900℃의 온도에서 NO 가스 또는 NO+N2 혼합 가스를 이용하여 수행한다. Here, the step of forming the first nitride film is formed to a thickness of less than 30 kPa through an annealing process of nitrogen atmosphere, wherein the annealing of the nitrogen atmosphere is a NO gas or NO +
상기 N2 이온의 경사이온주입은 1E14∼1E16 원자/㎠의 도우즈 및 30KeV 이하의 에너지를 가지고, 반대의 경사각도로 2회 수행한다. Inclined ion implantation of the
상기 콘트롤 게이트 산화막을 형성하는 단계는 800∼900℃의 온도에서 습식 산화를 진행한 후, 890∼910℃에서 19∼21분 동안 N2 어닐링을 진행하는 방식으로 수행한다. The forming of the control gate oxide film is performed by performing wet oxidation at a temperature of 800 to 900 ° C., followed by
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 이이피롬 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 2A to 2F are cross-sectional views of processes for describing a method of manufacturing an ypyrom device according to the present invention.
도 2a를 참조하면, 반도체 기판(21)의 적소에 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막들(22)을 형성한다. 그런다음, 기판의 전면 상에 플로팅 게이트 산화막(23a)을 형성한 후, 상기 플로팅 게이트 산화막(23a) 상에 제1폴리실리콘막(23b)과 하드마스크 질화막 (23c)을 차례로 증착하고, 이어서, 상기 하드마스크 질화막(23c)과 제1폴리실리콘막(23b) 및 플로팅 게이트 산화막(23a)을 식각하여 플로팅 게이트(23)를 형성한다. Referring to FIG. 2A, trench isolation
도 2b를 참조하면, 상기 기판 결과물에 대해 질소 분위기에서 어닐링을 실시하고, 이를 통해, 플로팅 게이트(23)에서의 제1폴리실리콘막(23b) 및 플로팅 게이트 산화막(23a) 표면과 노출된 반도체 기판(21) 표면을 질화시켜 30Å 이하의 얇은 두께로 제1질화막(24)을 형성한다. Referring to FIG. 2B, the substrate resultant is annealed in a nitrogen atmosphere, whereby the surface of the
여기서, 상기 제1질화막(24)을 형성하기 위한 질소 분위기의 어닐링은 800∼900℃의 온도에서 순수한 NO 가스 또는 NO+N2 혼합 가스를 이용하여 수행한다. Here, the annealing of the nitrogen atmosphere for forming the
도 2c를 참조하면, 제1질화막(24) 내에 N2 이온이 주입될 수 있도록 상기 기판 결과물에 대해 N2 이온의 경사 이온주입을 수행한다. 이때, 상기 N2 이온의 경사 이온주입은 반대의 경사각도로 2회 수행하며, 각 경사 이온주입시의 도우즈 및 에너지는 1E14∼1E16 원자/㎠ 및 30KeV 이하로 한다. Referring to FIG. 2C, gradient ion implantation of
도 2d를 참조하면, 캐패시터를 형성하기 위해 상기 기판 결과물 상에 제1산화막(25a), 제2질화막(25b) 및 제2산화막(25c)의 적층으로된 ONO막(25)을 형성한다. 그런다음, 건식 식각을 통해 ONO막(25)에서의 제2산화막(25c)을 식각하고, 이어서, 후속 습식 식각을 통해 하드마스크 질화막(23c) 및 기판(21) 상의 제2질화막 (25b)과 제1산화막(25a)을 식각한다. 이 결과, 상기 ONO(25)은 스페이서 형태로 잔류된다. Referring to FIG. 2D, an
도 2e를 참조하면, 상기 단계까지의 기판 결과물에 대해 열산화 공정을 진행하고, 이를 통해, 노출된 기판 표면 상에 콘트롤 게이트 산화막(26a)을 형성한다. 이때, 상기 콘트롤 게이트 산화막(26a)을 형성하기 위한 열산화는 800∼900℃의 온도에서 습식 산화를 진행한 후, 890∼910℃에서 19∼21분 동안, 바람직하게 900℃ 정도에서 20분 동안 N2 어닐링을 진행하는 방식으로 수행한다. Referring to FIG. 2E, a thermal oxidation process is performed on the substrate resultant up to this step, thereby forming a control
여기서, 플로팅 게이트(23)의 하단부 가장자리에는 N2 이온이 주입된 제1질화막(24)이 존재하고, 이러한 제1질화막(24)이 상기 열산화 공정시 산소 확산을 차단하도록 기능하므로, 상기 콘트롤 게이트 산화막(26a)을 형성하기 위한 열산화 공정시 플로팅 게이트(23) 하단부 가장자리에서의 버즈-빅 발생은 일어나지 않는다. Here, the
도 2f를 참조하면, 기판 전면 상에 제2폴리실리콘막(26b)을 증착한다. 그런다음, 상기 제2폴리실리콘막(26b)와 콘트롤 게이트 산화막(26a)을 식각하여 콘트롤 게이트(26)를 형성한다. Referring to FIG. 2F, a
이후, 도시하지는 않았으나, 소오스/드레인 영역 형성 공정과 금속배선 형성 공정을 포함하는 일련의 후속 공정을 진행하여 본 발명에 따른 이이피롬 소자의 제 조를 완성한다. Subsequently, although not shown, a series of subsequent processes including a source / drain region forming process and a metal wiring forming process are performed to complete the manufacturing of the ypyrom device according to the present invention.
이상에서와 같이, 본 발명은 플로팅 게이트 형성 후 질소 분위기의 어닐링을 통해 플로팅 게이트 표면에 질화막을 형성해 줌으로써, 이러한 질화막에 의해 후속 콘트롤 게이트 산화막 형성을 위한 열산화 공정시 상기 플로팅 게이트 하단부 가장자리에 버즈-빅이 발생되는 것을 방지할 수 있다. As described above, the present invention forms a nitride film on the surface of the floating gate through annealing in a nitrogen atmosphere after the formation of the floating gate, thereby buzzing the bottom edge of the floating gate in a thermal oxidation process for subsequent control gate oxide formation by the nitride film. Big can be prevented from occurring.
따라서, 본 발명은 리플레쉬 특성을 향상시킬 수 있는 등, 소자 특성 및 수율을 향상시킬 수 있다. Therefore, the present invention can improve device characteristics and yield, such as improving refresh characteristics.
또한, 본 발명은 콘트롤 게이트 산화막으로서 화학기상증착 산화막이 아닌 열산화막을 적용할 수 있으므로, 소자 신뢰성을 크게 향상시킬 수 있다. In addition, the present invention can apply a thermal oxide film, not a chemical vapor deposition oxide film, as a control gate oxide film, so that device reliability can be greatly improved.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다. As mentioned above, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (6)
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Citations (5)
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2003
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