KR20060099214A - Cmos transistor of semiconductor device and method for forming the same - Google Patents

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Abstract

본 발명은 반도체 소자의 CMOS 트랜지스터 및 그 형성방법에 관한 것으로, 특히 PMOS 트랜지스터와 NMOS 트랜지스터를 구비한 CMOS 트랜지스터에 있어서, PMOS 트랜지스터는 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층, 하드 마스크층의 적층구조로 이루어진 게이트를 포함하되, 활성 영역 상부의 게이트에 포함되는 게이트 폴리실리콘층과 게이트 금속층의 계면에 질화막 패턴을 추가함으로써, PMOS 게이트의 폴리실리콘층에 도핑된 보론(B) 성분이 금속층으로 아웃 디퓨전( out diffusion )되는 것을 방지할 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS transistor of a semiconductor device and a method of forming the same. In particular, in a CMOS transistor including a PMOS transistor and an NMOS transistor, the PMOS transistor includes a stacked structure of a gate oxide film, a gate polysilicon layer, a gate metal layer, and a hard mask layer. A boron (B) component doped into the polysilicon layer of the PMOS gate by adding a nitride layer pattern to an interface between the gate polysilicon layer and the gate metal layer included in the gate above the active region, It is a technique that can prevent out diffusion.

Description

반도체 소자의 ＣＭＯＳ 트랜지스터 및 그 형성방법{CMOS TRANSISTOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}CMOS transistor of semiconductor device and method of forming the same {CMOS TRANSISTOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 CMOS 트랜지스터 형성방법을 도시한 단면도들.1A to 1D are cross-sectional views illustrating a method of forming a CMOS transistor of a semiconductor device according to the prior art.

도 2는 본 발명의 실시 예에 따른 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비한 CMOS 트랜지스터의 레이아웃을 도시한 평면도.2 is a plan view showing a layout of a CMOS transistor having a PMOS transistor and an NMOS transistor according to an embodiment of the present invention.

도 3a 내지 3g는 본 발명의 실시 예에 따른 반도체 소자의 CMOS 트랜지스터 형성방법을 도시한 단면도들.3A to 3G are cross-sectional views illustrating a method of forming a CMOS transistor of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 CMOS 트랜지스터 및 그 형성방법에 관한 것으로서, 특히 PMOS 트랜지스터와 NMOS 트랜지스터를 구비한 CMOS 트랜지스터에 있어서, PMOS 트랜지스터는 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층, 하드 마스크층의 적층구조로 이루어진 게이트를 포함하되, 활성 영역 상부의 게이트에 포함되는 게이트 폴리실리콘층과 게이트 금속층의 계면에 질화막 패턴을 추가함으로써, PMOS 게이트의 폴리실리콘층에 도핑된 보론(B) 성분이 금속층으로 아웃 디퓨전 ( out diffusion )되는 것을 방지할 수 있는 반도체 소자의 CMOS 트랜지스터 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS transistor of a semiconductor device and a method for forming the same. In particular, in a CMOS transistor including a PMOS transistor and an NMOS transistor, the PMOS transistor includes a stacked structure of a gate oxide film, a gate polysilicon layer, a gate metal layer, and a hard mask layer. A boron (B) component doped into the polysilicon layer of the PMOS gate by adding a nitride layer pattern to an interface between the gate polysilicon layer and the gate metal layer included in the gate above the active region, The present invention relates to a CMOS transistor of a semiconductor device capable of preventing out diffusion and a method of forming the same.

일반적으로 CMOS 구조를 이용한 반도체 소자의 제조시 PMOS 소자의 특성 개선을 위하여, NMOS 게이트 영역에는 n형 폴리실리콘층 게이트를 형성하고, PMOS 게이트 영역에는 p형 폴리실리콘층 게이트를 형성하는 듀얼 게이트 CMOS 트랜지스터 형성방법을 사용하고 있다.In general, in order to improve characteristics of a PMOS device when manufacturing a semiconductor device using a CMOS structure, a dual gate CMOS transistor having an n-type polysilicon layer gate formed in an NMOS gate region and a p-type polysilicon layer gate formed in a PMOS gate region The formation method is used.

도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 CMOS 트랜지스터 형성방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a CMOS transistor of a semiconductor device according to the prior art.

도 1a를 참조하면, PMOS 영역(P) 및 NMOS 영역(N)을 구비한 반도체 기판(10)에 활성 영역을 정의하는 소자분리막(20)을 형성한다.Referring to FIG. 1A, an isolation layer 20 defining an active region is formed in a semiconductor substrate 10 having a PMOS region P and an NMOS region N. Referring to FIG.

이후, 전체 표면 상부에 게이트 산화막(30)과 게이트 폴리실리콘층(40)을 형성한다.Thereafter, the gate oxide layer 30 and the gate polysilicon layer 40 are formed on the entire surface.

도 1b를 참조하면, PMOS 영역(P) 및 NMOS 영역(N)의 반도체 기판(10) 상부에 형성된 게이트 폴리실리콘층(40)에 각각 p형 및 n형 불순물을 주입하여 불순물이 도핑된 게이트 폴리실리콘층(40')을 형성한다.Referring to FIG. 1B, p-type and n-type impurities are injected into the gate polysilicon layer 40 formed on the semiconductor substrate 10 in the PMOS region P and the NMOS region N, respectively. The silicon layer 40 'is formed.

다음으로, 불순물이 도핑된 게이트 폴리실리콘층(40')의 상부에 게이트 금속층(50)과 하드 마스크층(60)을 적층한다.Next, the gate metal layer 50 and the hard mask layer 60 are stacked on the impurity doped gate polysilicon layer 40 ′.

도 1c를 참조하면, PMOS 영역(P) 및 NMOS 영역(N)에서 하드 마스크층(60), 게이트 금속층(50) 및 불순물이 도핑된 게이트 폴리실리콘층(40')을 패터닝하여 각각 게이트(70)를 형성한다.Referring to FIG. 1C, the hard mask layer 60, the gate metal layer 50, and the impurity-doped gate polysilicon layer 40 ′ are patterned in the PMOS region P and the NMOS region N, respectively, to form a gate 70. ).

이후, PMOS 영역(P) 및 NMOS 영역(N)의 게이트(70) 양측의 활성 영역에 각각 p형 불순물과 n형 불순물을 주입하여 각각 PMOS LDD( light doped drain ) 영역(80p)과 NMOS LDD 영역(80n)을 형성한다.Subsequently, p-type impurities and n-type impurities are implanted into the active regions on both sides of the gate 70 of the PMOS region P and the NMOS region N, respectively, so that the PMOS light doped drain region 80p and the NMOS LDD region are respectively. 80n is formed.

다음으로, PMOS 영역(P) 및 NMOS 영역(N)에서 게이트(70) 측벽에 측벽 스페이서(75)를 형성한 후, 측벽 스페이서(75) 양측의 활성 영역에 각각 p형 불순물과 n형 불순물을 주입하여 PMOS S/D( source/drain ) 영역(85p)과 NMOS S/D 영역(85n)을 형성한다.Next, after the sidewall spacers 75 are formed on the sidewalls of the gate 70 in the PMOS region P and the NMOS region N, p-type impurities and n-type impurities are respectively formed in the active regions on both sides of the sidewall spacers 75. The PMOS S / D region 85p and the NMOS S / D region 85n are formed by implantation.

그 다음으로, 전체 표면 상부에 층간절연막(90)을 형성한다.Next, an interlayer insulating film 90 is formed over the entire surface.

도 1d를 참조하면, 콘택홀 마스크(미도시)로 게이트(70)의 층간절연막(90), 하드 마스크층 패턴(60a) 및 소정 두께의 게이트 금속층 패턴(50a)과 상기 활성 영역의 층간절연막(90), 게이트 산화막(30) 및 소정 두께의 반도체 기판(10)을 식각하여 콘택홀(미도시)을 형성한다.Referring to FIG. 1D, an interlayer insulating film 90 of a gate 70, a hard mask layer pattern 60a, a gate metal layer pattern 50a having a predetermined thickness, and an interlayer insulating film of the active region may be formed using a contact hole mask (not shown). 90, the gate oxide layer 30 and the semiconductor substrate 10 having a predetermined thickness are etched to form a contact hole (not shown).

이후, 상기 콘택홀(미도시)을 매립하는 콘택 플러그(95)를 형성한 후, 콘택 플러그(195)에 접속되는 배선층(미도시)을 형성한다.Thereafter, after forming the contact plug 95 filling the contact hole (not shown), a wiring layer (not shown) connected to the contact plug 195 is formed.

그러나 종래 기술에 따른 듀얼 게이트 CMOS 트랜지스터 형성방법은 PMOS 영역의 게이트 폴리실리콘층에 도핑된 보론( B ) 성분이 게이트 금속층으로 아웃 디퓨전( out diffusion )된다. 따라서, 이로 인한 PMOS 영역의 문턱전압( Vt ) 변화 및 소자 특성의 불균일성에 의한 문제가 있다.However, in the method of forming a dual gate CMOS transistor according to the related art, the boron (B) component doped in the gate polysilicon layer in the PMOS region is out diffused into the gate metal layer. Therefore, there is a problem due to the change in the threshold voltage (Vt) of the PMOS region and the nonuniformity of device characteristics.

한편, 종래의 기술의 이러한 문제를 해결하기 위해 후속 공정에서 열처리 공정을 최소화하고 PMOS 영역의 게이트 폴리실리콘층 내의 보론( B ) 도핑 농도를 높 이고 있으나, 열처리 공정 축소는 반도체 특성상 한계가 있고, 도핑 농도를 높이는 것도 하부 채널 영역으로 보론 침투( Boron penetration ) 문제를 유발하여 PMOS 영역의 반도체 소자 특성을 확보하는데 어려움이 있다.On the other hand, in order to solve this problem of the prior art, the heat treatment process is minimized in the subsequent process and the boron (B) doping concentration in the gate polysilicon layer of the PMOS region is increased. Increasing the concentration also causes boron penetration into the lower channel region, making it difficult to secure semiconductor device characteristics in the PMOS region.

상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 PMOS 트랜지스터와 NMOS 트랜지스터를 구비한 CMOS 트랜지스터에 있어서, PMOS 트랜지스터가 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층 및 하드 마스크층의 적층구조로 이루어진 게이트를 포함하되, 활성 영역 상부의 게이트에 포함되는 게이트 폴리실리콘층과 게이트 금속층의 계면에 질화막 패턴을 추가함으로써, 듀얼 게이트 CMOS 반도체 소자의 PMOS 영역의 게이트 폴리실리콘층 내에 도핑된 보론( B ) 성분이 게이트 금속층으로 아웃 디퓨전( out diffusion )되는 것을 방지할 수 있는 반도체 소자의 CMOS 트랜지스터 및 그 형성방법을 제공함에 있다.SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a PMOS transistor and a NMOS transistor in a CMOS transistor, wherein the PMOS transistor has a gate structure consisting of a gate oxide film, a gate polysilicon layer, a gate metal layer, and a hard mask layer. In addition, by adding a nitride film pattern at the interface between the gate polysilicon layer and the gate metal layer included in the gate above the active region, the boron (B) component doped in the gate polysilicon layer of the PMOS region of the dual gate CMOS semiconductor device The present invention provides a CMOS transistor and a method of forming the semiconductor device capable of preventing out diffusion into the gate metal layer.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 CMOS 트랜지스터는,CMOS transistor of the semiconductor device according to the present invention for achieving the above object,

PMOS 트랜지스터와 NMOS 트랜지스터를 구비한 CMOS 트랜지스터에 있어서,In a CMOS transistor having a PMOS transistor and an NMOS transistor,

상기 PMOS 트랜지스터가The PMOS transistor

게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층, 하드 마스크층의 적층구조로 이루어진 게이트를 포함하되,It includes a gate made of a laminated structure of a gate oxide film, a gate polysilicon layer, a gate metal layer, a hard mask layer,

활성 영역 상부의 게이트에 포함되는 게이트 폴리실리콘층과 게이트 금속층 의 계면에 질화막 패턴을 더 포함하는 것을 특징으로 한다.The method may further include a nitride film pattern at an interface between the gate polysilicon layer and the gate metal layer included in the gate over the active region.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 CMOS 트랜지스터 형성방법은,In addition, a method of forming a CMOS transistor of a semiconductor device according to the present invention for achieving the above object,

(a) PMOS 영역과 NMOS 영역을 구비한 반도체 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계;(a) forming an isolation layer on a semiconductor substrate having a PMOS region and an NMOS region to define an active region;

(b) 전체 표면 상부에 게이트 산화막, 게이트 폴리실리콘층 및 질화막을 적층하는 단계;(b) depositing a gate oxide film, a gate polysilicon layer and a nitride film over the entire surface;

(c) 상기 PMOS 영역의 활성 영역 및 상기 PMOS 영역의 활성 영역 주변의 소자분리막을 덮는 제 1 감광막 패턴을 형성하는 단계;(c) forming a first photoresist pattern covering the active region of the PMOS region and the isolation layer around the active region of the PMOS region;

(d) 상기 제 1 감광막 패턴을 마스크로 n형 불순물을 상기 게이트 폴리실리콘층에 주입하는 단계;(d) implanting n-type impurities into the gate polysilicon layer using the first photoresist pattern as a mask;

(e) 노출된 상기 질화막을 식각하되, 상기 제 1 감광막 패턴 하부에 언더컷이 형성되도록 질화막의 측벽을 식각하여 질화막 패턴을 형성하는 단계;(e) etching the exposed nitride film, and etching sidewalls of the nitride film to form an undercut under the first photoresist pattern to form a nitride film pattern;

(f) 상기 제 1 감광막 패턴을 제거한 후 상기 제 1 감광막 패턴의 역상의 제 2 감광막 패턴을 형성하는 단계;(f) removing the first photoresist pattern and forming a second photoresist pattern in a reverse phase of the first photoresist pattern;

(g) 상기 제 2 감광막 패턴을 마스크로 p형 불순물을 상기 게이트 폴리실리콘층에 주입한 후 제 2 감광막 패턴을 제거하는 단계;(g) removing a second photoresist pattern after implanting a p-type impurity into the gate polysilicon layer using the second photoresist pattern as a mask;

(h) 전체 표면 상부에 게이트 금속층 및 하드 마스크층을 적층하는 단계;(h) depositing a gate metal layer and a hard mask layer over the entire surface;

(i) 상기 하드 마스크층, 게이트 금속층, 질화막 패턴 및 게이트 폴리실리콘층을 패터닝하여 상기 PMOS 영역 및 NMOS 영역에 각각 게이트를 형성하되, 상기 PMOS 영역의 게이트 금속층 및 게이트 폴리실리콘층의 계면에 상기 질화막 패턴이 부분적으로 구비되도록 형성하는 단계;(i) patterning the hard mask layer, the gate metal layer, the nitride film pattern, and the gate polysilicon layer to form a gate in the PMOS region and the NMOS region, respectively, wherein the nitride film is formed at an interface between the gate metal layer and the gate polysilicon layer in the PMOS region. Forming a pattern to be partially provided;

(j) 상기 PMOS 영역 및 NMOS 영역의 게이트 양측의 활성 영역에 각각 PMOS LDD 영역 및 NMOS LDD 영역을 형성하는 단계;(j) forming a PMOS LDD region and an NMOS LDD region in active regions on both sides of the gate of the PMOS region and the NMOS region, respectively;

(k) 상기 PMOS 영역 및 NMOS 영역의 게이트 측벽에 측벽 스페이서를 각각 형성하는 단계;(k) forming sidewall spacers on the gate sidewalls of the PMOS and NMOS regions, respectively;

(l) 상기 측벽 스페이서 양측의 활성 영역에 각각 PMOS S/D 영역 및 NMOS S/D 영역을 형성하는 단계;(l) forming a PMOS S / D region and an NMOS S / D region in active regions on both sides of the sidewall spacers, respectively;

(m) 전체 표면 상부에 층간절연막을 형성하고 콘택홀 식각 및 매립 공정을 수행하여 상기 PMOS 및 NMOS 영역의 게이트 폴리실리콘층과 PMOS 및 NMOS S/D 영역에 각각 접속되는 콘택 플러그를 형성하는 단계; 및(m) forming an interlayer insulating film over the entire surface and performing contact hole etching and filling processes to form contact plugs connected to the gate polysilicon layers of the PMOS and NMOS regions and the PMOS and NMOS S / D regions, respectively; And

(n) 상기 콘택 플러그에 접속되는 배선층을 형성하는 단계(n) forming a wiring layer connected to the contact plug

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2는 본 발명의 실시 예에 따른 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비한 CMOS 트랜지스터의 레이아웃을 도시한 평면도이다.2 is a plan view illustrating a layout of a CMOS transistor including a PMOS transistor and an NMOS transistor according to an exemplary embodiment of the present invention.

PMOS 영역(P)에 얇은 점선으로 형성된 영역은 본 발명의 특징인 PMOS 게이트의 폴리실리콘층 내에 도핑된 보론 성분이 금속층으로 아웃 디퓨전( out diffusion )되는 것을 방지하기 위하여 활성 영역 상부의 게이트에 포함되는 게이트 폴리실리 콘층과 게이트 금속층의 계면에 질화막 패턴이 형성된 영역이다. 여기서, 상기 질화막 패턴은 소자분리막 상부의 상기 게이트 폴리실리콘층과 게이트 금속층의 계면까지 연장되는 것이 바람직하다.A region formed by a thin dotted line in the PMOS region P is included in the gate over the active region to prevent the doped boron component from diffusing out into the metal layer in the polysilicon layer of the PMOS gate, which is a feature of the present invention. The nitride film pattern is formed at an interface between the gate polysilicon layer and the gate metal layer. The nitride film pattern may extend to an interface between the gate polysilicon layer and the gate metal layer on the device isolation layer.

도 3a 내지 3h는 본 발명의 실시 예에 따른 반도체 소자의 CMOS 트랜지스터 형성방법을 도시한 단면도들이다. 여기서, 도 3a 내지 3h는 도 2에 도시한 A-A'의 방향을 따른 단면도들이다.3A to 3H are cross-sectional views illustrating a method of forming a CMOS transistor of a semiconductor device according to an embodiment of the present invention. 3A to 3H are cross-sectional views taken along the direction of AA ′ shown in FIG. 2.

도 3a를 참조하면, PMOS 영역(P) 및 NMOS 영역(N)을 구비한 반도체 기판(110)상에 소자분리막(120)을 형성하여 각각에 활성 영역을 정의한다. 이후, 전체 표면 상부에 게이트 산화막(130), 게이트 폴리실리콘층(140) 및 질화막(145)을 순차적으로 적층한다.Referring to FIG. 3A, an isolation region 120 is formed on a semiconductor substrate 110 having a PMOS region P and an NMOS region N to define active regions therein. Thereafter, the gate oxide layer 130, the gate polysilicon layer 140, and the nitride layer 145 are sequentially stacked on the entire surface.

여기서, 게이트 산화막(130)은 NO 또는 ONO층인 것이 바람직하고, 질화막(145)의 두께는 30 ~ 200Å인 것이 바람직하다.Here, the gate oxide film 130 is preferably an NO or ONO layer, and the thickness of the nitride film 145 is preferably 30 to 200 kPa.

도 3b를 참조하면, 전체 표면 상부에 감광막(미도시)을 도포하고, 이를 노광 및 현상하여 PMOS 영역(P)의 활성 영역과 이와 인접한 소정 크기의 소자분리막(120)을 덮는 제 1 감광막 패턴(155)을 형성한다.Referring to FIG. 3B, a photoresist layer (not shown) is coated on the entire surface, and the photoresist layer is exposed and developed to cover the active region of the PMOS region P and the first photoresist layer 120 having a predetermined size. 155).

다음으로, 제 1 감광막 패턴(155)을 마스크로 n형 불순물을 상기 게이트 폴리실리콘층(140)에 주입하는 n형 불순물 주입공정(153)을 수행한다. 여기서, n형 불순물 주입공정(153)은 인산(P) 또는 비소(As)를 사용하는 것이 바람직하다.Next, an n-type impurity implantation process 153 for implanting n-type impurity into the gate polysilicon layer 140 using the first photoresist pattern 155 as a mask is performed. Here, the n-type impurity implantation step 153 preferably uses phosphoric acid (P) or arsenic (As).

도 3c를 참조하면, 노출된 질화막(145)을 식각하되, 상기 제 1 감광막 패턴(155) 하부에 언더컷이 형성되도록 질화막의 측벽을 식각하여 질화막 패턴(145a)을 형성한다.Referring to FIG. 3C, the exposed nitride layer 145 is etched, and sidewalls of the nitride layer are etched to form an undercut under the first photoresist layer pattern 155 to form the nitride layer pattern 145a.

도 3d를 참조하면, 제 1 감광막 패턴(155)을 제거한 후, 전체 표면 상부에 감광막(미도시)을 다시 도포하고, 이를 노광 및 현상하여 제 1 감광막 패턴(155)과 역상인 제 2 감광막 패턴(165)을 형성한다.Referring to FIG. 3D, after removing the first photoresist pattern 155, a photoresist (not shown) is again applied on the entire surface, and the photoresist is exposed and developed to reverse the second photoresist pattern 155. Form 165.

다음으로, 제 2 감광막 패턴(165)을 마스크로 p형 불순물을 게이트 폴리실리콘층(140)에 주입하는 p형 불순물 주입공정(157)을 수행한다. 여기서, p형 불순물 주입공정(157)은 보론(B) 또는 BF2를 사용하는 것이 바람직하다.Next, a p-type impurity implantation process 157 is performed using the second photoresist pattern 165 as a mask to inject the p-type impurity into the gate polysilicon layer 140. Here, the p-type impurity implantation step 157 preferably uses boron (B) or BF 2 .

도 3e를 참조하면, 제 2 감광막 패턴(165)을 제거한 후 전체 표면 상부에 게이트 금속층(150) 및 하드 마스크층(160)을 적층한다. 여기서, 게이트 금속층(150)은 텅스텐층 또는 텅스텐 실리사이드층인 것이 바람직하다.Referring to FIG. 3E, after removing the second photoresist layer pattern 165, the gate metal layer 150 and the hard mask layer 160 are stacked on the entire surface. Here, the gate metal layer 150 is preferably a tungsten layer or a tungsten silicide layer.

도 3f를 참조하면, 게이트 마스크(미도시)를 식각 마스크로 하드 마스크층(160), 게이트 금속층(150) 및 불순물이 주입된 게이트 폴리실리콘층(140n, 140p)을 패터닝하여 PMOS 영역(P) 및 NMOS 영역(N)에 각각 게이트(170)를 형성하되, PMOS 영역(P)의 게이트 금속층(150) 및 게이트 폴리실리콘층(140p)의 계면에 질화막 패턴(145a)이 부분적으로 구비되도록 형성한다.Referring to FIG. 3F, the hard mask layer 160, the gate metal layer 150, and the gate polysilicon layers 140n and 140p implanted with impurities are patterned using a gate mask (not shown) as an etch mask to form the PMOS region P. And gates 170 are formed in the NMOS region N, respectively, and the nitride film pattern 145a is partially formed at an interface between the gate metal layer 150 and the gate polysilicon layer 140p of the PMOS region P. .

여기서, 질화막 패턴(145a)은 상기 활성 영역 상부에서 소자분리막(120) 방향으로 적어도 상기 소자분리막(120)과 활성 영역 계면 상부까지 연장되는 것이 바람직하다. 또한, 질화막 패턴(145a)은 게이트 금속층 패턴(150a)과 게이트 폴리실리콘층 패턴(140p)의 접촉 면적이 최대가 되도록 상기 소자분리막(120)과 활성 영 역 계면까지 연장되는 것이 바람직하다.The nitride layer pattern 145a may extend from the upper portion of the active region to the upper portion of the device isolation layer 120 and the upper portion of the active region interface. In addition, the nitride layer pattern 145a preferably extends to the active region interface with the device isolation layer 120 to maximize the contact area between the gate metal layer pattern 150a and the gate polysilicon layer pattern 140p.

이후, PMOS 영역(P) 및 NMOS 영역(N)의 게이트(170) 양측의 활성 영역에 각각 p형 및 n형 불순물을 주입하여 각각 PMOS LDD 영역(180p)과 NMOS LDD 영역(180n)을 형성한다.Thereafter, p-type and n-type impurities are implanted into active regions on both sides of the gate 170 of the PMOS region P and the NMOS region N, respectively, to form the PMOS LDD region 180p and the NMOS LDD region 180n, respectively. .

다음으로, PMOS 영역(P) 및 NMOS 영역(N)에서 게이트(170) 측벽에 측벽 스페이서(175)를 형성한 후 측벽 스페이서(175) 양측의 활성 영역에 각각 p형 및 n형 불순물을 주입하여 PMOS S/D 영역(185p)과 NMOS S/D 영역(185n)을 형성한다.Next, in the PMOS region P and the NMOS region N, the sidewall spacers 175 are formed on the sidewalls of the gate 170, and then p-type and n-type impurities are implanted into the active regions on both sides of the sidewall spacers 175, respectively. PMOS S / D regions 185p and NMOS S / D regions 185n are formed.

그 다음으로, 전체 표면 상부에 층간절연막(190)을 증착하고 평탄화한다.Next, the interlayer insulating film 190 is deposited and planarized over the entire surface.

도 3g를 참조하면, 콘택홀 마스크(미도시)로 게이트(170)의 층간절연막(190), 하드 마스크층 패턴(160a), 게이트 금속층 패턴(150a) 및 소정 두께의 게이트 폴리실리콘층 패턴(140n, 140p)과 S/D 영역(185)의 층간절연막(190), 게이트 산화막(130) 및 소정 두께의 반도체 기판(110)을 식각하여 콘택홀(미도시)을 형성한다.Referring to FIG. 3G, an interlayer insulating film 190 of the gate 170, a hard mask layer pattern 160a, a gate metal layer pattern 150a, and a gate polysilicon layer pattern 140n having a predetermined thickness may be formed using a contact hole mask (not shown). , A contact hole (not shown) is formed by etching the interlayer insulating layer 190, the gate oxide layer 130, and the semiconductor substrate 110 having a predetermined thickness in the 140p and the S / D regions 185.

여기서, PMOS 영역(P)에서 게이트(170) 내의 콘택홀(미도시)은 게이트 폴리실리콘층 패턴(140p)과 게이트 금속층 패턴(150a)의 접촉 저항을 낮추기 위하여 최소 2개 이상으로 형성되는 것이 바람직하다.Here, in the PMOS region P, at least two contact holes (not shown) in the gate 170 may be formed in order to lower contact resistance between the gate polysilicon layer pattern 140p and the gate metal layer pattern 150a. Do.

한편, PMOS 영역(P)의 콘택홀(미도시)에 p형 불순물 주입공정(203)을 더 수행할 수 있다. 여기서, p형 불순물 주입공정(203)은 보론(B) 또는 BF2를 사용하는 것이 바람직하다.Meanwhile, the p-type impurity implantation process 203 may be further performed in the contact hole (not shown) of the PMOS region P. Here, p-type impurity implantation process 203, it is preferable to use a boron (B) or BF 2.

도 3h를 참조하면, PMOS 영역(P) 및 NMOS 영역(N)에 상기 콘택홀(미도시)을 매립하여 접속되는 콘택 플러그(195)을 형성한다.Referring to FIG. 3H, a contact plug 195 is formed in the PMOS region P and the NMOS region N by filling the contact hole (not shown).

다음으로 콘택 플러그(195)에 접속되는 배선층(미도시)을 형성한다.Next, a wiring layer (not shown) connected to the contact plug 195 is formed.

본 발명에 따른 반도체 소자의 CMOS 트랜지스터 및 그 형성방법은 듀얼 게이트 형성시 PMOS 영역 불순물이 도핑된 게이트 폴리실리콘층과 게이트 금속층 사이에 질화막 패턴을 추가로 형성함으로써, 게이트 폴리실리콘층에 도핑된 보론(B) 성분이 게이트 금속층으로 아웃-디퓨전( out-diffusion )되는 것을 방지한다. 따라서, 보론(B) 농도 변화에 따른 문턱전압( Vt )의 변화 및 균일성 불량 문제를 개선할 수 있는 효과가 있다.According to the present invention, a CMOS transistor and a method of forming the semiconductor device according to the present invention further form a nitride film pattern between a gate polysilicon layer and a gate metal layer doped with PMOS region impurities when forming a dual gate, thereby forming boron doped in the gate polysilicon layer ( B) Prevents component out-diffusion to the gate metal layer. Therefore, there is an effect of improving the change in threshold voltage (Vt) and the problem of uniformity caused by the change in boron (B) concentration.

Claims (8)

PMOS 트랜지스터와 NMOS 트랜지스터를 구비한 CMOS 트랜지스터에 있어서,In a CMOS transistor having a PMOS transistor and an NMOS transistor, 상기 PMOS 트랜지스터는The PMOS transistor 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층, 하드 마스크층의 적층구조로 이루어진 게이트를 포함하되,It includes a gate made of a laminated structure of a gate oxide film, a gate polysilicon layer, a gate metal layer, a hard mask layer, 활성 영역 상부의 게이트에 포함되는 상기 게이트 폴리실리콘층과 상기 게이트 금속층의 계면에 질화막 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터.And a nitride film pattern at an interface between the gate polysilicon layer and the gate metal layer included in the gate over the active region. 제 1항에 있어서,The method of claim 1, 상기 질화막 패턴은 소자분리막 상부의 상기 게이트 폴리실리콘층과 상기 게이트 금속층의 계면까지 연장되는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터.And the nitride film pattern extends to an interface between the gate polysilicon layer on the device isolation layer and the gate metal layer. (a) PMOS 영역과 NMOS 영역을 구비한 반도체 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계;(a) forming an isolation layer on a semiconductor substrate having a PMOS region and an NMOS region to define an active region; (b) 전체 표면 상부에 게이트 산화막, 게이트 폴리실리콘층 및 질화막을 적층하는 단계;(b) depositing a gate oxide film, a gate polysilicon layer and a nitride film over the entire surface; (c) 상기 PMOS 영역의 활성 영역 및 상기 PMOS 영역의 활성 영역 주변의 소 자분리막을 덮는 제 1 감광막 패턴을 형성하는 단계;(c) forming a first photoresist pattern covering the active region of the PMOS region and the element separator around the active region of the PMOS region; (d) 상기 제 1 감광막 패턴을 마스크로 n형 불순물을 상기 게이트 폴리실리콘층에 주입하는 단계;(d) implanting n-type impurities into the gate polysilicon layer using the first photoresist pattern as a mask; (e) 노출된 상기 질화막을 식각하되, 상기 제 1 감광막 패턴 하부에 언더컷이 형성되도록 질화막의 측벽을 식각하여 질화막 패턴을 형성하는 단계;(e) etching the exposed nitride film, and etching sidewalls of the nitride film to form an undercut under the first photoresist pattern to form a nitride film pattern; (f) 상기 제 1 감광막 패턴을 제거한 후 상기 제 1 감광막 패턴의 역상의 제 2 감광막 패턴을 형성하는 단계;(f) removing the first photoresist pattern and forming a second photoresist pattern in a reverse phase of the first photoresist pattern; (g) 상기 제 2 감광막 패턴을 마스크로 p형 불순물을 상기 게이트 폴리실리콘층에 주입한 후 제 2 감광막 패턴을 제거하는 단계;(g) removing a second photoresist pattern after implanting a p-type impurity into the gate polysilicon layer using the second photoresist pattern as a mask; (h) 전체 표면 상부에 게이트 금속층 및 하드 마스크층을 적층하는 단계;(h) depositing a gate metal layer and a hard mask layer over the entire surface; (i) 상기 하드 마스크층, 게이트 금속층, 질화막 패턴 및 게이트 폴리실리콘층을 패터닝하여 상기 PMOS 영역 및 NMOS 영역에 각각 게이트를 형성하되, 상기 PMOS 영역의 게이트 금속층 및 게이트 폴리실리콘층의 계면에 상기 질화막 패턴이 부분적으로 구비되도록 형성하는 단계;(i) patterning the hard mask layer, the gate metal layer, the nitride film pattern, and the gate polysilicon layer to form a gate in the PMOS region and the NMOS region, respectively, wherein the nitride film is formed at an interface between the gate metal layer and the gate polysilicon layer in the PMOS region. Forming a pattern to be partially provided; (j) 상기 PMOS 영역 및 NMOS 영역의 게이트 양측의 활성 영역에 각각 PMOS LDD 영역 및 NMOS LDD 영역을 형성하는 단계;(j) forming a PMOS LDD region and an NMOS LDD region in active regions on both sides of the gate of the PMOS region and the NMOS region, respectively; (k) 상기 PMOS 영역 및 NMOS 영역의 게이트 측벽에 측벽 스페이서를 각각 형성하는 단계;(k) forming sidewall spacers on the gate sidewalls of the PMOS and NMOS regions, respectively; (l) 상기 측벽 스페이서 양측의 활성 영역에 각각 PMOS S/D 영역 및 NMOS S/D 영역을 형성하는 단계;(l) forming a PMOS S / D region and an NMOS S / D region in active regions on both sides of the sidewall spacers, respectively; (m) 전체 표면 상부에 층간절연막을 형성하고 콘택홀 식각 및 매립 공정을 수행하여 상기 PMOS 및 NMOS 영역의 게이트 폴리실리콘층과 PMOS 및 NMOS S/D 영역에 각각 접속되는 콘택 플러그를 형성하는 단계; 및(m) forming an interlayer insulating film over the entire surface and performing contact hole etching and filling processes to form contact plugs connected to the gate polysilicon layers of the PMOS and NMOS regions and the PMOS and NMOS S / D regions, respectively; And (n) 상기 콘택 플러그에 접속되는 배선층을 형성하는 단계(n) forming a wiring layer connected to the contact plug 를 포함하는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 형성방법.CMOS transistor forming method of a semiconductor device comprising a. 제 3항에 있어서,The method of claim 3, wherein 상기 질화막 패턴은 상기 활성 영역 상부에서 소자분리막 방향으로 적어도 상기 소자분리막과 활성 영역 계면 상부까지 연장되는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 형성방법.And the nitride film pattern extends from the upper portion of the active region to the upper portion of the device isolation layer and the upper portion of the active region interface. 제 4항에 있어서,The method of claim 4, wherein 상기 질화막 패턴은 상기 게이트 금속층 패턴과 상기 폴리실리콘층 패턴의 접촉 면적이 최대가 되도록 상기 소자분리막과 활성 영역 계면까지 연장되는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 형성 방법.And the nitride film pattern extends to an interface between the device isolation layer and an active region so that a contact area between the gate metal layer pattern and the polysilicon layer pattern is maximized. 제 3항에 있어서,The method of claim 3, wherein 상기 게이트 산화막은 NO 또는 ONO층이며, 상기 질화막의 두께는 30 ~ 200 Å인 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 형성방법.And the gate oxide film is a NO or ONO layer, and the nitride film has a thickness of 30 to 200 GPa. 제 3항에 있어서,The method of claim 3, wherein 상기 PMOS 영역의 게이트 폴리실리콘층에 접속되는 콘택 플러그는 최소 2개 이상인 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 형성방법.And at least two contact plugs connected to the gate polysilicon layer in the PMOS region. 제 3항에 있어서,The method of claim 3, wherein 상기 (m) 단계의 콘택홀 식각 후 상기 PMOS 영역의 콘택홀에 p형 불순물 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 형성방법.And implanting p-type impurity into the contact hole of the PMOS region after the contact hole etching of step (m).
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