KR20060093818A

KR20060093818A - Liquid crystal display and test method thereof

Info

Publication number: KR20060093818A
Application number: KR1020050014578A
Authority: KR
Inventors: 김동규
Original assignee: 삼성전자주식회사
Priority date: 2005-02-22
Filing date: 2005-02-22
Publication date: 2006-08-28
Also published as: KR101209050B1; CN1825176A; CN100549772C

Abstract

본 발명은 액정 표시 장치 및 그 검사 방법에 관한 것으로, 이 장치는 행렬 형태로 배열되어 있으며 서로 다른 크기의 제1 및 제2 부화소 전극을 포함하는 복수의 화소 전극, 제1 및 제2 부화소 전극에 각각 연결되어 있는 제1 및 제2 스위칭 소자, 제1 및 제2 스위칭 소자에 각각 연결되어 있는 제1 및 제2 게이트선, 제1 및 제2 스위칭 소자에 연결되어 있으며 데이터 전압을 전달하는 데이터선, 그리고 제1 및 제2 게이트선에 각각 연결되어 있는 제1 및 제2 게이트 쇼팅 바를 포함한다. 본 발명에 의하면, 각 부화소에 연결되어 있는 게이트선을 2개 또는 4개의 게이트 쇼팅 바에 연결하여 어레이 테스트 및 VI 테스트를 함으로써 각 부화소 전극 사이의 브리지를 용이하게 검출할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display and an inspection method thereof, the apparatus comprising: a plurality of pixel electrodes, first and second subpixels arranged in a matrix and including first and second subpixel electrodes of different sizes; A first and second switching elements connected to the electrodes, first and second gate lines connected to the first and second switching elements, respectively, and connected to the first and second switching elements, respectively, to transfer data voltages. First and second gate shorting bars connected to the data line and the first and second gate lines, respectively. According to the present invention, an array test and a VI test are performed by connecting a gate line connected to each subpixel to two or four gate shorting bars, thereby easily detecting a bridge between each subpixel electrode.

액정 표시 장치, 박막 트랜지스터 표시판, 쇼팅 바, 극성, 어레이 테스트, VI 테스트 Liquid Crystal Display, Thin Film Transistor Display Panel, Shorting Bar, Polarity, Array Test, VI Test

Description

Liquid crystal display and inspection method {LIQUID CRYSTAL DISPLAY AND TEST METHOD THEREOF}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이다.1 is a schematic diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 부화소에 대한 등가 회로도이다.3 is an equivalent circuit diagram of one subpixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 4는 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이다.4 is a layout view of a liquid crystal display according to an exemplary embodiment of the present invention.

도 5 및 도 6은 각각 도 4의 액정 표시 장치를 V-V' 선 및 VI-VI' 선을 따라 잘라 도시한 단면도이다.5 and 6 are cross-sectional views of the liquid crystal display of FIG. 4 taken along the lines V-V ′ and VI-VI ′, respectively.

도 7은 본 발명의 한 실시예에 따른 액정 표시 장치에서 쇼팅 바의 일부를 도시한 도면이다.7 is a diagram illustrating a portion of a shorting bar in a liquid crystal display according to an exemplary embodiment of the present invention.

도 8은 도 7의 VIII-VIII' 선을 따라 잘라 도시한 단면도이다.FIG. 8 is a cross-sectional view taken along the line VIII-VIII ′ of FIG. 7.

도 9는 본 발명의 한 실시예에 따른 액정 표시 장치를 검사하기 위한 테스트 파형도이다.9 is a test waveform diagram for inspecting a liquid crystal display according to an exemplary embodiment of the present invention.

도 10은 본 발명의 한 실시예에 따른 액정 표시 장치의 화소 극성을 도시한 도면이다.10 is a diagram illustrating pixel polarity of a liquid crystal display according to an exemplary embodiment of the present invention.

도 11은 본 발명의 다른 실시예에 따른 액정 표시 장치의 개략도이다.11 is a schematic diagram of a liquid crystal display according to another exemplary embodiment of the present invention.

도 12는 본 발명의 다른 실시예에 따른 액정 표시 장치에서 쇼팅 바의 일부를 도시한 도면이다.12 illustrates a portion of a shorting bar in a liquid crystal display according to another exemplary embodiment of the present invention.

도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치를 검사하기 위한 테스트 파형도이다.13 is a test waveform diagram for inspecting a liquid crystal display according to another exemplary embodiment of the present invention.

도 14는 본 발명의 다른 실시예에 따른 액정 표시 장치의 화소 극성을 도시한 도면이다.14 is a diagram illustrating pixel polarity of a liquid crystal display according to another exemplary embodiment of the present invention.

본 발명은 액정 표시 장치 및 그 검사 방법에 관한 것이다.The present invention relates to a liquid crystal display device and an inspection method thereof.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two display panels on which field generating electrodes such as a pixel electrode and a common electrode are formed, and a liquid crystal layer interposed therebetween. Is applied to generate an electric field in the liquid crystal layer, thereby determining the orientation of liquid crystal molecules in the liquid crystal layer and controlling the polarization of incident light to display an image.

액정 표시 장치를 제조하는 과정에서 단선이나 단락 등 불량 여부를 검출하기 위하여 여러 가지 검사 과정을 거치게 되는데, OS 테스트(open short test), 어레이 테스트(array test), VI 테스트(visual inspection), 그로스 테스트, 모듈 테스트(module test) 등이 그 예이다.In the process of manufacturing the liquid crystal display device, various inspection processes are performed to detect defects such as disconnection or short circuit.The OS test (open short test), the array test (array test), the VI test (visual inspection), and the gross test are performed. For example, a module test.

OS 테스트는 박막 트랜지스터를 제조하는 과정에서 소스 전극 및 드레인 전극으로 분리된 후 일정 전압을 인가하여 신호선의 단선이나 박막 트랜지스터의 단락 여부를 알아보는 시험이고, 어레이 테스트는 모 기판(mother glass)으로부터 개별적인 셀(cell)들로 분리되기 전에 일정한 전압을 인가하고 출력 전압의 유무를 통하여 표시 신호선의 단선 여부를 알아보는 시험이며, VI 테스트는 개별적인 셀 들로 분리된 후 상부 표시판과 하부 표시판을 결합하고 일정한 전압을 인가한 후 사람의 눈으로 보면서 표시 신호선의 단선 여부를 알아보는 시험이다. 그로스 테스트는 구동 회로를 실장하기 전 실제 구동 전압과 동일한 전압을 인가하여 화면의 표시 상태를 통하여 화질 및 표시 신호선의 단선 여부를 알아보는 시험이며, 모듈 테스트는 구동 회로를 장착한 후 최종적으로 구동 회로의 적정 동작 여부를 알아보는 시험이다.In the process of manufacturing thin film transistor, the OS test is to separate the source electrode and the drain electrode, and then apply a constant voltage to determine whether the signal line is disconnected or the thin film transistor is short-circuited. The array test is a separate test from the mother glass. It is a test to check whether the display signal line is disconnected by applying a constant voltage before separating into cells and whether there is an output voltage.The VI test separates the upper and lower panels after separating them into individual cells. This is a test to check whether the signal line is broken by applying human voltage and seeing with human eyes. The gross test is a test to check whether the picture quality and the display signal line are disconnected through the display state by applying the same voltage as the actual drive voltage before mounting the drive circuit. This is a test to find out whether proper operation is done.

한편 액정 표시 장치 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 모드 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다. 여기에서 기준 시야각이란 대비비가 1:10인 시야각 또는 계조간 휘도 반전 한계 각도를 의미한다.Meanwhile, among the liquid crystal display devices, the vertical alignment mode liquid crystal display in which the long axis of the liquid crystal molecules are arranged perpendicular to the upper and lower display panels without an electric field is applied, and thus, the contrast ratio is large and a wide reference viewing angle is easily realized, thereby gaining attention. Here, the reference viewing angle refers to a viewing angle having a contrast ratio of 1:10 or a luminance inversion limit angle between gray levels.

수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위한 수단으로는 전계 생성 전극에 절개부를 형성하는 방법과 전계 생성 전극 위에 돌기를 형성하는 방법 등이 있다. 절개부와 돌기로 액정 분자가 기우는 방향을 결정할 수 있으므로, 이들을 사용하여 액정 분자의 경사 방향을 여러 방향으로 분산시킴으로써 기준 시야각을 넓힐 수 있다.Means for implementing a wide viewing angle in a vertical alignment mode liquid crystal display include a method of forming a cutout in the field generating electrode and a method of forming a protrusion on the field generating electrode. Since the inclination and the projection can determine the direction in which the liquid crystal molecules are tilted, the reference viewing angle can be widened by using these to disperse the oblique directions of the liquid crystal molecules in various directions.

그러나 수직 배향 방식의 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어진다. 예를 들어, 절개부가 구비된 PVA(patterned vertically aligned) 방식의 액정 표시 장치의 경우에는 측면으로 갈수록 영상이 밝아져서, 심한 경우에는 높은 계조 사이의 휘도 차이가 없어져 그림이 뭉그러져 보이는 경우도 발생한다.However, the vertically aligned liquid crystal display device is less lateral visibility than the front visibility. For example, in the case of a patterned vertically aligned (PVA) type liquid crystal display device having an incision, the image becomes brighter toward the side, and in severe cases, the luminance difference between the high grays disappears and the picture may appear clumped. .

측면 시인성을 개선하기 위하여 하나의 화소를 두 개의 부화소로 분할하고 두 부화소에 서로 다른 전압을 인가하는 방법이 제시되었다. 그런데 액정 표시 장치를 제조하는 과정 중 부화소 전극을 패터닝할 때 부화소 전극을 서로 연결하는 브리지(bridge)가 발생할 수 있다. 이에 따라 서로 다른 전압이 부화소에 인가되는 것이 아니라 동일한 전압이 인가되므로 표시 품위가 떨어진다. 따라서 각종 검사 과정을 통하여 부화소 전극 사이의 브리지 발생 여부에 대하여 검사할 필요가 있다.In order to improve side visibility, a method of dividing a pixel into two subpixels and applying different voltages to the two subpixels has been proposed. However, when the subpixel electrodes are patterned during the manufacturing of the liquid crystal display, a bridge may be formed to connect the subpixel electrodes to each other. Accordingly, the display quality is degraded because different voltages are applied to the subpixels rather than the same voltages. Therefore, it is necessary to check whether a bridge between subpixel electrodes is generated through various inspection processes.

따라서 본 발명이 이루고자 하는 기술적 과제는 부화소 전극 사이의 브리지 여부를 용이하게 검출할 수 있는 액정 표시 장치 및 그 검사 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a liquid crystal display and an inspection method thereof capable of easily detecting whether a bridge between subpixel electrodes is present.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 액정 표시 장치는, 행렬 형태로 배열되어 있으며 서로 다른 크기의 제1 및 제2 부화소 전극을 포함하는 복수의 화소 전극, 상기 제1 및 제2 부화소 전극에 각각 연결되어 있는 제1 및 제2 스위칭 소자, 상기 제1 및 제2 스위칭 소자에 각각 연결되어 있는 제1 및 제2 게이트선, 상기 제1 및 제2 스위칭 소자에 연결되어 있으며, 데이터 전압을 전달하는 데이터선, 그리고 상기 제1 및 제2 게이트선에 각각 연결되어 있는 제1 및 제2 게이트 쇼팅 바를 포함한다.According to an exemplary embodiment of the present invention, a liquid crystal display device includes a plurality of pixel electrodes arranged in a matrix form and including first and second subpixel electrodes having different sizes. First and second switching elements connected to the two subpixel electrodes, first and second gate lines respectively connected to the first and second switching elements, and connected to the first and second switching elements, respectively. And a data line transferring a data voltage and first and second gate shorting bars respectively connected to the first and second gate lines.

상기 제1 및 제2 게이트 쇼팅 바에는 서로 다른 제1 및 제2 게이트 시험 신호가 각각 인가될 수 있다.Different first and second gate test signals may be applied to the first and second gate shorting bars, respectively.

상기 제1 게이트 시험 신호가 인가될 때 정극성의 데이터 전압이 상기 데이터선에 인가되어 있으며, 상기 제2 게이트 시험 신호가 인가될 때 부극성의 데이터 전압이 상기 데이터선에 인가될 수 있다.When the first gate test signal is applied, a positive data voltage is applied to the data line, and when the second gate test signal is applied, a negative data voltage may be applied to the data line.

상기 정극성 및 부극성의 데이터 전압의 크기는 실질적으로 동일할 수 있다.The magnitudes of the positive and negative data voltages may be substantially the same.

상기 데이터선에 연결되어 있는 데이터 쇼팅 바를 더 포함할 수 있다.The display device may further include a data shorting bar connected to the data line.

상기 데이터선과 중첩하며 이웃하는 두 개의 상기 화소 전극 사이에 놓여 있는 차폐 전극을 더 포함할 수 있다.The display device may further include a shielding electrode overlapping the data line and disposed between two neighboring pixel electrodes.

상기 차폐 전극은 상기 제1 및 제2 게이트선 중 적어도 하나와 중첩할 수 있다.The shielding electrode may overlap at least one of the first and second gate lines.

상기 제1 및 제2 부화소 전극에 인가되는 데이터 전압의 크기는 서로 다르며 하나의 영상 정보로부터 얻어질 수 있다.The magnitudes of the data voltages applied to the first and second subpixel electrodes are different from each other and may be obtained from one piece of image information.

상기 제1 부화소 전극의 크기는 상기 제2 부화소 전극의 크기보다 크며, 상기 제1 부화소 전극에 인가되는 데이터 전압의 크기는 상기 제2 부화소 전극에 인 가되는 데이터 전압의 크기보다 작을 수 있다.The size of the first subpixel electrode is greater than the size of the second subpixel electrode, and the magnitude of the data voltage applied to the first subpixel electrode is smaller than that of the data voltage applied to the second subpixel electrode. Can be.

본 발명의 다른 실시예에 따른 액정 표시 장치는, 행렬 형태로 배열되어 있으며 서로 다른 크기의 제1 및 제2 부화소 전극을 포함하는 복수의 화소 전극, 상기 제1 및 제2 부화소 전극에 각각 연결되어 있는 제1 및 제2 스위칭 소자, 상기 제1 및 제2 스위칭 소자에 각각 연결되어 있는 제1 및 제2 게이트선, 상기 제1 및 제2 스위칭 소자에 연결되어 있으며, 데이터 전압을 전달하는 데이터선, 홀수 번째 화소행의 제1 및 제2 게이트선에 각각 연결되어 있는 제1 및 제2 게이트 쇼팅 바, 그리고 짝수 번째 화소행의 제1 및 제2 게이트선에 각각 연결되어 있는 제3 및 제4 게이트 쇼팅 바를 포함한다.A liquid crystal display according to another exemplary embodiment of the present invention includes a plurality of pixel electrodes arranged in a matrix form and including first and second subpixel electrodes having different sizes, and the first and second subpixel electrodes, respectively. First and second switching elements connected to each other, first and second gate lines connected to the first and second switching elements, respectively, and connected to the first and second switching elements to transfer data voltages. First and second gate shorting bars connected to the data line, the first and second gate lines of the odd pixel row, and the third and the first and second gate lines of the even pixel row, respectively. And a fourth gate shorting bar.

상기 제1 내지 제4 게이트 쇼팅 바에는 서로 다른 제1 내지 제4 게이트 시험 신호가 각각 인가될 수 있다.Different first to fourth gate test signals may be applied to the first to fourth gate shorting bars, respectively.

상기 제1 및 제4 게이트 시험 신호가 인가될 때 정극성의 데이터 전압이 상기 데이터선에 인가되어 있으며, 상기 제2 및 제3 게이트 시험 신호가 인가될 때 부극성의 데이터 전압이 상기 데이터선에 인가될 수 있다.A positive data voltage is applied to the data line when the first and fourth gate test signals are applied, and a negative data voltage is applied to the data line when the second and third gate test signals are applied. Can be.

본 발명의 다른 실시예에 따른, 제1 및 제2 부화소 전극을 포함하는 복수의 화소 전극, 상기 제1 및 제2 부화소 전극에 각각 연결되어 있는 제1 및 제2 스위칭 소자, 상기 제1 및 제2 스위칭 소자에 각각 연결되어 있는 제1 및 제2 게이트선, 그리고 상기 제1 및 제2 스위칭 소자에 연결되어 있는 데이터선을 포함하는 액정 표시 장치의 검사 방법은, 상기 제1 및 제2 게이트선에 각각 연결되는 제1 및 제2 게이트 쇼팅 바를 구비하는 단계, 상기 데이터선에 연결되는 데이터 쇼팅 바를 구 비하는 단계, 상기 데이터 쇼팅 바에 정극성 데이터 전압을 인가하는 단계, 상기 제1 게이트 쇼팅 바에 제1 게이트 시험 신호를 인가하여 상기 제1 부화소 전극에 상기 정극성 데이터 전압을 인가하는 단계, 상기 데이터 쇼팅 바에 부극성 데이터 전압을 인가하는 단계, 그리고 상기 제2 게이트 쇼팅 바에 제2 게이트 시험 신호를 인가하여 상기 제2 부화소 전극에 상기 부극성 데이터 전압을 인가하는 단계를 포함한다.According to another embodiment of the present invention, a plurality of pixel electrodes including first and second subpixel electrodes, first and second switching elements connected to the first and second subpixel electrodes, respectively, the first And first and second gate lines connected to second switching elements, and data lines connected to the first and second switching elements, respectively. Providing a first and second gate shorting bars respectively connected to a gate line, preparing a data shorting bar connected to the data line, applying a positive data voltage to the data shorting bar, and first gate shorting Applying a first gate test signal to a bar to apply the positive data voltage to the first subpixel electrode; applying a negative data voltage to the data shorting bar; and The applied test signal to the second gate shorting bar to the second gate and a step for applying the negative polarity data voltage to the second sub-pixel electrode.

상기 제1 및 제2 부화소 전극의 극성을 검출하는 단계를 더 포함할 수 있다.The method may further include detecting polarities of the first and second subpixel electrodes.

상기 액정 표시 장치의 밝기의 균일성을 검출하는 단계를 더 포함할 수 있다.The method may further include detecting uniformity of brightness of the liquid crystal display.

상기 제1 및 제2 게이트 쇼팅 바를 각각 상기 제1 및 제2 게이트선으로부터 분리하는 단계, 그리고 상기 데이터 쇼팅 바를 상기 데이터선으로부터 분리하는 단계를 더 포함할 수 있다.The method may further include separating the first and second gate shorting bars from the first and second gate lines, respectively, and separating the data shorting bar from the data lines.

본 발명의 다른 실시예에 따른, 제1 및 제2 부화소 전극을 포함하는 복수의 화소 전극, 상기 제1 및 제2 부화소 전극에 각각 연결되어 있는 제1 및 제2 스위칭 소자, 상기 제1 및 제2 스위칭 소자에 각각 연결되어 있는 제1 및 제2 게이트선, 그리고 상기 제1 및 제2 스위칭 소자에 연결되어 있는 데이터선을 포함하는 액정 표시 장치의 검사 방법은, 홀수 번째 화소행의 제1 및 제2 게이트선에 각각 연결되는 제1 및 제2 게이트 쇼팅 바를 구비하는 단계, 짝수 번째 화소행의 제1 및 제2 게이트선에 각각 연결되는 제3 및 제4 게이트 쇼팅 바를 구비하는 단계, 상기 데이터선에 연결되는 데이터 쇼팅 바를 구비하는 단계, 상기 데이터 쇼팅 바에 정극성 데이터 전압을 인가하는 단계, 상기 제1 게이트 쇼팅 바에 제1 게이트 시험 신호를 인가하여 상기 홀수 번째 화소행의 제1 부화소 전극에 상기 정극성 데이터 전압을 인가하는 단계, 상기 데이터 쇼팅 바에 부극성 데이터 전압을 인가하는 단계, 상기 제2 및 제3 게이트 쇼팅 바에 제2 및 제3 게이트 시험 신호를 인가하여 상기 홀수 번째 화소행의 제2 부화소 전극 및 상기 짝수 번째 화소행의 제1 부화소 전극에 상기 부극성 데이터 전압을 인가하는 단계, 그리고 상기 제4 게이트 쇼팅 바에 제4 게이트 시험 신호를 인가하여 상기 짝수 번째 화소행의 제2 부화소 전극에 상기 정극성 데이터 전압을 인가하는 단계를 포함한다.According to another embodiment of the present invention, a plurality of pixel electrodes including first and second subpixel electrodes, first and second switching elements connected to the first and second subpixel electrodes, respectively, the first And first and second gate lines connected to second switching elements, and data lines connected to the first and second switching elements, respectively. Providing first and second gate shorting bars connected to the first and second gate lines, respectively, third and fourth gate shorting bars connected to the first and second gate lines of the even-numbered pixel rows, respectively; Providing a data shorting bar connected to the data line, applying a positive data voltage to the data shorting bar, and applying a first gate test signal to the first gate shorting bar to apply the odd-numbered pixel rows. Applying the positive data voltage to a first subpixel electrode; applying a negative data voltage to the data shorting bar; and applying second and third gate test signals to the second and third gate shorting bars. Applying the negative data voltage to the second subpixel electrode of the odd pixel row and the first subpixel electrode of the even pixel row, and applying a fourth gate test signal to the fourth gate shorting bar to apply the even gate signal. And applying the positive data voltage to the second subpixel electrode of the first pixel row.

상기 제1 및 제2 게이트 쇼팅 바를 각각 상기 홀수 번째 화소행의 제1 및 제2 게이트선으로부터 분리하는 단계, 상기 제3 및 제4 게이트 쇼팅 바를 각각 상기 짝수 번째 화소행의 제1 및 제2 게이트선으로부터 분리하는 단계, 그리고 상기 데이터 쇼팅 바를 상기 데이터선으로부터 분리하는 단계를 더 포함할 수 있다.Separating the first and second gate shorting bars from the first and second gate lines of the odd-numbered pixel rows, respectively, and separating the third and fourth gate shorting bars, respectively, of the first and second gates of the even-numbered pixel rows, respectively. The method may further include separating from the line, and separating the data shorting bar from the data line.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치 및 그 검사 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A liquid crystal display and an inspection method thereof according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이며, 도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 부화소에 대한 등가 회로도이다.1 is a schematic diagram of a liquid crystal display according to an embodiment of the present invention, FIG. 2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. Is an equivalent circuit diagram of one subpixel of the liquid crystal display according to the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)를 포함하며, 액정 표시판 조립체는 등가 회로로 볼 때 복수의 표시 신호선(G_1a-G_nb, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(Px)를 포함한다. 반면, 도 3에 도시한 구조로 볼 때, 액정 표시판 조립체는 서로 마주 보는 하부 및 상부 표시판(100, 200)과 둘 사이에 들어 있는 액정층(3)을 포함한다.As shown in FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel assembly, and the liquid crystal panel assembly includes a plurality of display signal lines G _1a − in an equivalent circuit. G _nb , D ₁ -D _m ) and a plurality of pixels Px connected thereto and arranged in a substantially matrix form. 3, the liquid crystal panel assembly includes a lower and upper panel 100 and 200 facing each other and a liquid crystal layer 3 interposed therebetween.

표시 신호선(G_1a-G_nb, D₁-D_m)은 하부 표시판(100)에 구비되어 있으며 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G_1a-G_nb)과 데이터 신호를 전달하는 데이터선(D₁-D_m)을 포함한다. 게이트선(G_1a-G_nb)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The display signal lines G _1a -G _nb and D ₁ -D _m are provided on the lower panel 100 and are provided with a plurality of gate lines G _1a -G _nb that transmit gate signals (also called “scan signals”). It includes a data line (D ₁ -D _m ) for transmitting a data signal. The gate lines G _1a -G _nb extend substantially in the row direction and are substantially parallel to each other, and the data lines D ₁ -D _m extend substantially in the column direction and are substantially parallel to each other.

또한 액정 표시판 조립체는 게이트선(G_1a-G_nb)에 각각 연결되어 있는 게이트 패드(PG_1a-PG_nb)와 데이터선(D₁-D_m)에 각각 연결되어 있는 데이터 패드(PD₁-PD_m) 및 이들에 각각 연결되어 있는 게이트 쇼팅 바(320a, 320b)와 데이터 쇼팅 바(310)를 포함한다.In addition, the liquid crystal panel assembly includes the data pads PD ₁ -PD connected to the gate pads PG _1a -PG _nb and the data lines D ₁ -D _m , respectively, connected to the gate lines G _1a -G _nb . _m ) and gate shorting bars 320a and 320b and data shorting bars 310 connected thereto, respectively.

게이트 쇼팅 바(320a)는 게이트 연장선(321a, 322a, 323a, ...)을 통하여 게이트 패드(PG_1a, PG_2a, PG_3a, ...)에 연결되어 있으며, 게이트 쇼팅 바(320b)는 게이트 연장선(321b, 322b, ...)을 통하여 게이트 패드(PG_1b, PG_2b, ...)에 연결되어 있다. 데이터 쇼팅 바(310)도 데이터 연장선(311, 312, 313, ...)을 통하여 데이터 패드(PD₁, PD₂, PD₃, ...)에 연결되어 있다. 따라서 각 게이트선(G_1a-G_na)은 게이트 쇼팅 바(320a)를 통하여 서로 연결되어 있으며, 각 게이트선(G_1b-G_nb)도 게이트 쇼팅 바(320b)를 통하여 서로 연결되어 있다. 또한 각 데이터선(D₁-D_m)도 데이터 쇼팅 바(310)를 통하여 서로 연결되어 있다.The gate shorting bar 320a is connected to the gate pads PG _1a , PG _2a , PG _3a ,... Through the gate extension lines 321a, 322a, 323a,. It is connected to the gate pads PG _1b , PG _2b ,... Through the gate extension lines 321b, 322b,. The data shorting bar 310 is also connected to the data pads PD ₁ , PD ₂ , PD ₃ , ... through data extension lines 311, 312, 313,. Accordingly, the gate lines G _1a -G _na are connected to each other through the gate shorting bar 320a, and the gate lines G _1b -G _nb are also connected to each other through the gate shorting bar 320b. In addition, the data lines D ₁ -D _m are also connected to each other through the data shorting bar 310.

게이트 쇼팅 바(320a, 320b) 및 데이터 쇼팅 바(310)의 끝 부분에는 별도의 패드(도시하지 않음)가 구비되어 있어서 각종 테스트 신호를 인가할 수 있다.End pads (not shown) are provided at the end portions of the gate shorting bars 320a and 320b and the data shorting bar 310 to apply various test signals.

게이트 쇼팅 바(320a, 320b) 및 데이터 쇼팅 바(310)는 여러 가지 테스트를 거친 후 절단선(LX)을 따라 잘라냄으로써 제거된다. 따라서 이 후에는 각 게이트선(G_1a-G_nb) 및 데이터선(D₁-D_m)은 서로 분리된다. 그러고 게이트 패드(PG_1a-PG_nb) 및 데이터 패드(PD₁-PD_m)에는 외부 장치로서 게이트 구동부(도시하지 않음) 및 데이터 구동부(도시하지 않음)가 각각 연결되어 게이트선(G_1a-G_nb) 및 데이터선(D₁-D_m)에 게이트 신호 및 데이터 신호를 각각 인가한다. 그러나 게이트 구동부가 액정 표시판 조립체에 집적되는 경우에는 게이트 패드를 생략할 수 있으며 게이트 구동부로부터 게이트 연장선(321a, 321b, 322a, 322b, ...)이 연장된다.The gate shorting bars 320a and 320b and the data shorting bar 310 are removed by cutting along the cutting line LX after various tests. Therefore, after this, the gate lines G _1a -G _nb and the data lines D ₁ -D _m are separated from each other. In addition, a gate driver (not shown) and a data driver (not shown) are connected to the gate pads PG _1a -PG _nb and the data pads PD ₁ -PD _m , respectively, so that the gate lines G _1a -G are connected. _nb ) and a gate signal and a data signal are applied to the data lines D ₁ -D _m , respectively. However, when the gate driver is integrated in the liquid crystal panel assembly, the gate pad may be omitted, and the gate extension lines 321a, 321b, 322a, 322b,... Extend from the gate driver.

도 2에는 표시 신호선과 한 화소(Px)의 등가 회로가 나타나 있는데, 도면 부호 GLa, GLb로 나타낸 게이트선과 도면 부호 DL로 나타낸 데이터선 이외에도 표시 신호선은 게이트선(GLa, GLb)과 거의 나란하게 뻗은 유지 전극선(SL)을 포함한다.In Fig. 2, an equivalent circuit of the display signal line and one pixel Px is shown. In addition to the gate line indicated by reference numerals GLa and GLb and the data line indicated by reference numeral DL, the display signal lines extend substantially parallel to the gate lines GLa and GLb. The storage electrode line SL is included.

각 화소(Px)는 한 쌍의 부화소(Pxa, Pxb)를 포함하며, 각 부화소(Pxa, Pxb)는 해당 게이트선(GLa, GLb) 및 데이터선(DL)에 연결되어 있는 스위칭 소자(Qa, Qb)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LCa, C_LCb), 그리고 스위칭 소자(Qa, Qb) 및 유지 전극선(SL)에 연결되어 있는 유지 축전기(storage capacitor)(C_STa, C_STb)를 포함한다. 유지 축전기(C_STa, C_STb)는 필요에 따라 생략할 수 있으며 이 경우에는 유지 전극선(SL) 또한 필요 없다.Each pixel Px includes a pair of subpixels Pxa and Pxb, and each of the subpixels Pxa and Pxb includes a switching element connected to the corresponding gate lines GLa and GLb and the data line DL. Qa and Qb, liquid crystal capacitors C _LCa and C _LCb connected _thereto , and storage capacitors C _STa and Q connected to the switching elements Qa and Qb and the storage electrode line SL. C _STb ). The storage capacitors C _STa and C _STb can be omitted as necessary, and in this case, the storage electrode lines SL are also not necessary.

도 1 및 도 2를 참고하면 모든 게이트선(GLa)은 게이트 쇼팅 바(320a)에 연결되고, 모든 게이트선(GLb)은 게이트 쇼팅 바(320b)에 연결된다. 따라서 각 부화소(Pxa)에 동일한 신호를 인가할 수 있으며, 각 부화소(Pxb)에도 이와 별도의 동일한 신호를 인가할 수 있다.1 and 2, all of the gate lines GLa are connected to the gate shorting bar 320a, and all of the gate lines GLb are connected to the gate shorting bar 320b. Accordingly, the same signal may be applied to each subpixel Pxa, and the same signal may be applied to each subpixel Pxb.

도 3을 참고하면, 각 부화소(Pxa, Pxb)의 스위칭 소자(Q)는 하부 표시판 (100)에 구비되어 있는 박막 트랜지스터 등으로 이루어지며, 각각 게이트선(GL)에 연결되어 있는 제어 단자, 데이터선(DL)에 연결되어 있는 입력 단자, 그리고 액정 축전기(C_LC) 및 유지 축전기(C_ST)에 연결되어 있는 출력 단자를 가지는 삼단자 소자이다.Referring to FIG. 3, the switching elements Q of each of the subpixels Pxa and Pxb are formed of a thin film transistor or the like provided in the lower display panel 100, and each of the control terminals connected to the gate line GL; A three-terminal device having an input terminal connected to the data line DL and an output terminal connected to the liquid crystal capacitor C _LC and the storage capacitor C _ST .

액정 축전기(C_LC)는 하부 표시판(100)의 부화소 전극(PE)과 상부 표시판(200)의 공통 전극(CE)을 두 단자로 하며 두 전극(PE, CE) 사이의 액정층(3)은 유전체로서 기능한다. 부화소 전극(PE)은 스위칭 소자(Q)에 연결되며 공통 전극(CE)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가 받는다. 도 3에서와는 달리 공통 전극(CE)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(PE, CE) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.The liquid crystal capacitor C _LC has two terminals of the subpixel electrode PE of the lower panel 100 and the common electrode CE of the upper panel 200, and the liquid crystal layer 3 between the two electrodes PE and CE. Functions as a dielectric. The subpixel electrode PE is connected to the switching element Q, and the common electrode CE is formed on the entire surface of the upper panel 200 and receives the common voltage V _com . Unlike in FIG. 3, the common electrode CE may be provided in the lower panel 100. In this case, at least one of the two electrodes PE and CE may be formed in a linear or bar shape.

액정 축전기(C_LC)의 보조적인 역할을 하는 유지 축전기(C_ST)는 하부 표시판(100)에 구비된 유지 전극선(SL)과 화소 전극(PE)이 절연체를 사이에 두고 중첩되어 이루어지며 유지 전극선(SL)에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 부화소 전극(PE)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C _ST , which serves as an auxiliary part of the liquid crystal capacitor C _LC , is formed by overlapping the storage electrode line SL and the pixel electrode PE provided in the lower panel 100 with an insulator interposed therebetween. A predetermined voltage such as the common voltage V _com is applied to the SL. However, the storage capacitor C _ST may be formed by the subpixel electrode PE overlapping the front gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소가 원색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 삼원색을 표시하게(시간 분할) 하여 이들 삼원색의 공간적, 시간적 합으로 원하는 색상이 인식되 도록 한다. 원색의 예로는 적색, 녹색 및 청색을 들 수 있다. 도 3은 공간 분할의 한 예로서 각 화소가 상부 표시판(200)의 영역에 원색 중 하나를 나타내는 색필터(CF)를 구비함을 보여주고 있다. 도 3과는 달리 색필터(CF)는 하부 표시판(100)의 부화소 전극(PE) 위 또는 아래에 형성할 수도 있다.On the other hand, in order to implement color display, each pixel uniquely displays one of the primary colors (spatial division) or each pixel alternately displays three primary colors over time (time division) so that the spatial and temporal combinations of these three primary colors can be achieved. To recognize the desired color. Examples of primary colors include red, green and blue. 3 illustrates an example of spatial division, in which each pixel includes a color filter CF representing one of primary colors in an area of the upper panel 200. Unlike FIG. 3, the color filter CF may be formed above or below the subpixel electrode PE of the lower panel 100.

그러면 앞서 설명한 액정 표시 장치의 구조에 대하여 도 4 내지 도 6을 참고로 하여 상세하게 설명한다.Next, the structure of the liquid crystal display described above will be described in detail with reference to FIGS. 4 to 6.

도 4는 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이고, 도 5 및 도 6은 각각 도 4의 액정 표시 장치를 V-V' 선 및 VI-VI' 선을 따라 잘라 도시한 단면도이다.4 is a layout view of a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 5 and 6 are cross-sectional views illustrating the liquid crystal display of FIG. 4 taken along lines V-V ′ and VI-VI ′, respectively.

본 실시예에 따른 액정 표시 장치는 하부 표시판(100), 이와 마주보고 있는 상부 표시판(200) 및 이들(100, 200) 사이에 들어 있는 액정층(3)을 포함한다.The liquid crystal display according to the present exemplary embodiment includes a lower panel 100, an upper panel 200 facing the lower panel 100, and a liquid crystal layer 3 interposed therebetween.

먼저 하부 표시판(100)에 대하여 상세하게 설명한다.First, the lower panel 100 will be described in detail.

투명한 유리 등으로 이루어진 절연 기판(110) 위에 복수 쌍의 제1 및 제2 게이트선(gate line)(121a, 121b)과 복수의 유지 전극선(storage electrode lines)(131)이 형성되어 있다.A plurality of pairs of first and second gate lines 121a and 121b and a plurality of storage electrode lines 131 are formed on an insulating substrate 110 made of transparent glass or the like.

게이트선(121a, 121b)은 주로 가로 방향으로 뻗어 있고 물리적, 전기적으로 서로 분리되어 있으며, 게이트 신호를 전달한다. 제1 및 제2 게이트선(121a, 121b)은 각각 위쪽 및 아래쪽에 배치되어 있으며, 아래 및 위로 돌출한 복수의 제1 및 제2 게이트 전극(gate electrode)(124a, 124b)과 다른 층 또는 외부 구동 회로와의 연결을 위하여 면적이 넓으며 둘 다 왼쪽에 배치되어 있는 끝 부분(129a, 129b)을 포함한다. 그러나 이들 끝 부분(129a, 129b)은 각각 왼쪽 및 오른쪽에 배치되거나 둘 다 오른쪽에 배치될 수도 있다.The gate lines 121a and 121b mainly extend in the horizontal direction and are physically and electrically separated from each other, and transmit gate signals. The first and second gate lines 121a and 121b are disposed above and below, respectively, and may be different from or different from the first and second gate electrodes 124a and 124b protruding from below and above. It includes end portions 129a and 129b that are large in area and connected to the left side for connection with the driving circuit. However, these end portions 129a and 129b may be disposed on the left side and the right side, or both may be disposed on the right side.

유지 전극선(131)은 주로 가로 방향으로 뻗어 있으며 제2 게이트선(121b)보다 제1 게이트선(121a)에 가깝다. 각 유지 전극선(131)은 유지 전극선(131)으로부터 아래위로 뻗어 넓이가 넓은 복수의 유지 전극(137)을 포함한다. 유지 전극(137)은 대략 직사각형이고 유지 전극선(131)에 대칭이다. 유지 전극선(131)에는 액정 표시 장치의 상부 표시판(200)의 공통 전극(common electrode)(270)에 인가되는 공통 전압(common voltage) 따위의 소정의 전압이 인가된다.The storage electrode line 131 extends mainly in the horizontal direction and is closer to the first gate line 121a than the second gate line 121b. Each storage electrode line 131 extends up and down from the storage electrode line 131 and includes a plurality of storage electrodes 137 having a wide area. The storage electrode 137 is substantially rectangular and is symmetrical to the storage electrode line 131. A predetermined voltage such as a common voltage applied to the common electrode 270 of the upper panel 200 of the liquid crystal display is applied to the sustain electrode line 131.

게이트선(121a, 121b)과 유지 전극선(131)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 그러나 게이트선(121a, 121b)과 유지 전극선(131)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트선(121a, 121b)과 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브 덴 상부막을 들 수 있다. 그러나 게이트선(121a, 121b)과 유지 전극선(131)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.The gate lines 121a and 121b and the storage electrode line 131 may be formed of aluminum-based metals such as aluminum (Al) and aluminum alloys, silver-based metals such as silver (Ag) and silver alloys, and copper-based metals such as copper (Cu) and copper alloys. Metal, molybdenum (Mo) and molybdenum alloys such as molybdenum-based metal, it may be made of chromium (Cr), titanium (Ti), tantalum (Ta). However, the gate lines 121a and 121b and the storage electrode line 131 may have a multilayer structure including two conductive layers (not shown) having different physical properties. One of the conductive films has a low resistivity metal such as an aluminum-based metal, a silver-based metal, or a copper-based metal so as to reduce signal delay or voltage drop between the gate lines 121a and 121b and the sustain electrode line 131. And so on. In contrast, the other conductive film is made of a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metals, chromium, titanium, tantalum, and the like. A good example of such a combination is a chromium bottom film and an aluminum top film, and an aluminum bottom film and a molybdenum top film. However, the gate lines 121a and 121b and the storage electrode line 131 may be made of various metals and conductors.

또한 게이트선(121a, 121b) 및 유지 전극선(131)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80°인 것이 바람직하다.In addition, the side surfaces of the gate lines 121a and 121b and the storage electrode line 131 are inclined with respect to the surface of the substrate 110, and the inclination angle is preferably about 30 to 80 °.

게이트선(121a, 121b) 및 유지 전극선(131) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiNx) is formed on the gate lines 121a and 121b and the storage electrode line 131.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 섬형 반도체(154a, 154b, 156)가 형성되어 있다. 반도체(154a, 154b)는 각각 게이트 전극(124a, 124b) 위에 얹혀 있다. 반도체(156)는 게이트선(121a, 121b) 및 유지 전극선(131) 위에 형성되어 있다.A plurality of island-like semiconductors 154a, 154b, and 156 formed of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si) and the like are formed on the gate insulating layer 140. The semiconductors 154a and 154b are mounted on the gate electrodes 124a and 124b, respectively. The semiconductor 156 is formed on the gate lines 121a and 121b and the storage electrode line 131.

반도체(154a, 154b, 156)의 상부에는 실리사이드(silicide) 또는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉 부재(ohmic contact)(163a, 163b, 165a, 165b, 166)가 형성되어 있다. 저항성 접촉 부재(163a, 163b)와 저항성 접촉 부재(165a, 165b)는 각각 쌍을 이루어 반도체(154a, 154b) 위에 각각 위치한다.A plurality of island-like ohmic contacts 163a made of a material such as n + hydrogenated amorphous silicon doped with a high concentration of n-type impurities such as silicide or phosphorus on top of the semiconductors 154a, 154b, and 156. 163b, 165a, 165b, and 166 are formed. The ohmic contacts 163a and 163b and the ohmic contacts 165a and 165b are paired and positioned on the semiconductors 154a and 154b, respectively.

반도체(154a, 154b, 156)와 저항성 접촉 부재(163a, 163b, 165a, 165b, 166)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 30-80°이다.Side surfaces of the semiconductors 154a, 154b, and 156 and the ohmic contacts 163a, 163b, 165a, 165b, and 166 are also inclined with respect to the surface of the substrate 110, and the inclination angle is 30-80 °.

저항성 접촉 부재(163a, 163b, 165a, 165b, 166) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 이로부터 분리되어 있는 복수 쌍의 드레 인 전극(drain electrode)(175a, 175b)이 형성되어 있다.On the ohmic contacts 163a, 163b, 165a, 165b, and 166 and the gate insulating layer 140, a plurality of data lines 171 and a plurality of pairs of drain electrodes 175a separated therefrom. , 175b) is formed.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121a, 121b) 및 유지 전극선(131)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)은 제1 및 제2 드레인 전극(175a, 175b)을 향하여 각각 뻗은 복수의 제1 및 제2 소스 전극(source electrode)(173a, 173b)과 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있는 끝 부분(179)을 포함한다.The data line 171 mainly extends in the vertical direction and crosses the gate lines 121a and 121b and the storage electrode line 131 and transmits a data voltage. Each data line 171 is connected to a plurality of first and second source electrodes 173a and 173b extending toward the first and second drain electrodes 175a and 175b, respectively, from another layer or an external device. It includes an end portion 179 extending in width.

제1 및 제2 드레인 전극(175a, 175b)은 각각 반도체(154a, 154b) 위에 위치한 막대형 끝 부분에서 출발하며 가로 방향 및 세로 방향으로 뻗어 있고, 유지 전극(137)과 중첩하는 면적이 넓은 확장부(177a, 177b)를 가진다. 각 소스 전극(173a, 173b)은 드레인 전극(175a, 175b)의 막대형 끝 부분을 감싸도록 휘어져 있다. 제1/제2 게이트 전극(124a/124b), 제1/제2 소스 전극(173a/173b) 및 제1/제2 드레인 전극(175a/175b)은 반도체(154a/154b)와 함께 제1/제2 박막 트랜지스터(thin film transistor, TFT)(Qa/Qb)를 이루며, 박막 트랜지스터(Qa/Qb)의 채널(channel)은 제1/제2 소스 전극(173a/173b)과 제1/제2 드레인 전극(175a/175b) 사이의 반도체(154a/154b)에 형성된다.The first and second drain electrodes 175a and 175b extend from the rod-shaped end portions positioned on the semiconductors 154a and 154b, respectively, and extend in the horizontal and vertical directions, and have a large area that overlaps the sustain electrode 137. It has the parts 177a and 177b. Each of the source electrodes 173a and 173b is bent to surround the rod-shaped ends of the drain electrodes 175a and 175b. The first and second gate electrodes 124a and 124b, the first and second source electrodes 173a and 173b, and the first and second drain electrodes 175a and 175b are formed together with the semiconductors 154a and 154b. A second thin film transistor (TFT) Qa / Qb is formed, and channels of the thin film transistors Qa / Qb are the first / second source electrodes 173a / 173b and the first / second. It is formed in the semiconductor 154a / 154b between the drain electrodes 175a / 175b.

데이터선(171)과 드레인 전극(175a, 175b)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal)으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(도시하지 않음)과 그 위에 위치한 저저항 물질 상부막(도시하지 않음)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 또는 몰리브덴 하부막과 알루미늄 상부막의 이중막 외에 도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.The data line 171 and the drain electrodes 175a and 175b are preferably made of refractory metals such as chromium, molybdenum-based metals, tantalum and titanium, and an underlayer (not shown) such as refractory metals and the like. It may have a multi-layer structure consisting of a low-resistance material upper layer (not shown) disposed above. An example of the multilayer film structure may include a triple film of molybdenum film, aluminum film, and molybdenum film in addition to the above-described double film of chromium or molybdenum lower film and aluminum upper film.

데이터선(171) 및 드레인 전극(175a, 175b)도 게이트선(121a, 121b) 및 유지 전극선(131)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.Similarly to the gate lines 121a and 121b and the storage electrode line 131, the data lines 171 and the drain electrodes 175a and 175b are inclined at an angle of about 30 to 80 degrees, respectively.

저항성 접촉 부재(163a, 163b, 165a, 165b, 166)는 그 하부의 반도체(154a, 154b, 156)와 그 상부의 데이터선(171) 및 드레인 전극(175a, 175b) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 반도체(154a, 154b)는 소스 전극(173a, 173b)과 드레인 전극(175a, 175b) 사이에 가리지 않고 노출된 부분을 가지고 있다. 또한 반도체(156)는 앞서 설명한 것처럼 게이트선(121a, 121b) 및 유지 전극선(131)과 데이터선(171)의 교차점, 그리고 드레인 전극(175a, 175b)과 유지 전극(137)의 교차점에 형성되어 있으며 이들은 교차점에서의 프로파일을 완만하게 하여 데이터선(171) 및 드레인 전극(175a, 175b)의 단선을 방지한다.The ohmic contacts 163a, 163b, 165a, 165b, and 166 exist only between the semiconductors 154a, 154b, and 156 thereunder, and the data lines 171 and drain electrodes 175a and 175b therein, and provide contact resistance. It acts to lower. The semiconductors 154a and 154b have exposed portions between the source electrodes 173a and 173b and the drain electrodes 175a and 175b. As described above, the semiconductor 156 is formed at the intersection of the gate lines 121a and 121b, the storage electrode line 131, and the data line 171, and the intersection of the drain electrodes 175a and 175b and the storage electrode 137. And they smooth the profile at the intersection to prevent disconnection of the data line 171 and the drain electrodes 175a and 175b.

데이터선(171) 및 드레인 전극(175a, 175b)과 노출된 반도체(154a, 154b) 부분의 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 그러나 보호막(180)은 유기막의 우수한 특성을 살리면서도 노출된 반도체(154a, 154b) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.A passivation layer 180 is formed on the data line 171, the drain electrodes 175a and 175b, and the exposed portions of the semiconductors 154a and 154b. The passivation layer 180 is formed of an inorganic material made of silicon nitride or silicon oxide, an organic material having excellent planarization characteristics, photosensitivity, or a-Si: C: O formed by plasma enhanced chemical vapor deposition (PECVD), It consists of low dielectric constant insulating materials, such as a-Si: O: F. However, the passivation layer 180 may have a double layer structure of a lower inorganic layer and an upper organic layer to protect portions of the exposed semiconductors 154a and 154b while maintaining excellent characteristics of the organic layer.

보호막(180)에는 데이터선(171)의 끝 부분(179) 및 드레인 전극(175a, 175b) 의 확장부(177a, 177b)를 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 187a, 187b)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121a, 121b)의 끝 부분(129a, 129b)을 드러내는 복수의 접촉 구멍(181a, 181b)이 형성되어 있다.The passivation layer 180 includes a plurality of contact holes 182, 187a, and 187b exposing the end portions 179 of the data lines 171 and the extended portions 177a and 177b of the drain electrodes 175a and 175b, respectively. A plurality of contact holes 181a and 181b exposing end portions 129a and 129b of the gate lines 121a and 121b are formed in the passivation layer 180 and the gate insulating layer 140.

보호막(180) 위에는 제1 및 제2 부화소 전극(subpixel electrode)(190a, 190b)을 포함하는 복수의 화소 전극(pixel electrode)(190)과 복수의 차폐 전극(shielding electrode)(88) 및 복수의 접촉 보조 부재(contact assistant)(81a, 81b, 82)가 형성되어 있다. 화소 전극(190)과 차폐 전극(88) 및 접촉 보조 부재(81a, 81b, 82)는 ITO 또는 IZO 따위의 투명 도전체 또는 알루미늄 따위의 반사성 도전체로 이루어진다.The plurality of pixel electrodes 190 including the first and second subpixel electrodes 190a and 190b, the plurality of shielding electrodes 88, and the plurality of subpixel electrodes 190a and 190b are disposed on the passivation layer 180. Contact assistants 81a, 81b, and 82 are formed. The pixel electrode 190, the shielding electrode 88, and the contact assistants 81a, 81b, and 82 may be formed of a transparent conductor such as ITO or IZO or a reflective conductor such as aluminum.

제1/제2 부화소 전극(190a/190b)은 접촉 구멍(187a/187b)을 통하여 제1/제2 드레인 전극(175a/175b)과 물리적·전기적으로 연결되어 제1/제2 드레인 전극(175a/175b)으로부터 데이터 전압을 인가 받는다. 한 쌍의 부화소 전극(190a, 190b)에는 하나의 입력 영상 신호에 대하여 미리 설정되어 있는 서로 다른 데이터 전압이 인가되는데, 그 크기는 부화소 전극(190a, 190b)의 크기 및 모양에 따라 설정될 수 있다. 또한 부화소 전극(190a, 190b)의 면적은 서로 다를 수 있다. 한 예로 제2 부화소 전극(190b)은 제1 부화소 전극(190a)에 비하여 높은 전압을 인가 받으며, 제1 부화소 전극(190a)보다 면적이 작다.The first and second subpixel electrodes 190a and 190b are physically and electrically connected to the first and second drain electrodes 175a and 175b through the contact holes 187a and 187b, respectively. Data voltage is applied from 175a / 175b). The pair of subpixel electrodes 190a and 190b are applied with different data voltages, which are set in advance with respect to one input image signal, and the size thereof is set according to the size and shape of the subpixel electrodes 190a and 190b. Can be. In addition, the areas of the subpixel electrodes 190a and 190b may be different from each other. For example, the second subpixel electrode 190b receives a higher voltage than the first subpixel electrode 190a and has a smaller area than the first subpixel electrode 190a.

데이터 전압이 인가된 부화소 전극(190a, 190b)은 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(190a/190b, 270) 사이의 액정층(3)의 액정 분자들의 배열을 결정한다.The subpixel electrodes 190a and 190b to which the data voltage is applied determine an arrangement of liquid crystal molecules of the liquid crystal layer 3 between the two electrodes 190a / 190b and 270 by generating an electric field together with the common electrode 270.

또한 앞서 설명했듯이, 각 부화소 전극(190a, 190b)과 공통 전극(270)은 액정 축전기(C_LCa, C_LCb)를 이루어 박막 트랜지스터(Qa, Qb)가 턴 오프된 후에도 인가된 전압을 유지하며, 전압 유지 능력을 강화하기 위하여 액정 축전기(C_LCa, C_LCb)와 병렬로 연결된 유지 축전기(C_STa, C_STb)는 제1 및 제2 부화소 전극(190a, 190b) 및 이에 연결되어 있는 드레인 전극(175a, 175b)과 유지 전극(137)의 중첩 등으로 만들어진다.In addition, as described above, each of the subpixel electrodes 190a and 190b and the common electrode 270 form liquid crystal capacitors C _LCa and C _LCb to maintain the applied voltage even after the thin film transistors Qa and Qb are turned off. , voltage holding a liquid crystal capacitor in order to enhance the ability to maintain in parallel with (C _LCa, C _LCb) capacitor (C _STa, C _STb) of the first and the second sub-pixel electrode (190a, 190b) and thus the connected drain The electrodes 175a and 175b overlap with the sustain electrode 137.

각 화소 전극(190)은 오른쪽 모퉁이에서 모따기되어 있으며, 모따기된 빗변은 게이트선(121a, 121b)에 대하여 약 45도의 각도를 이룬다.Each pixel electrode 190 is chamfered at the right corner, and the chamfered hypotenuse forms an angle of about 45 degrees with respect to the gate lines 121a and 121b.

하나의 화소 전극(190)을 이루는 한 쌍의 제1 및 제2 부화소 전극(190a, 190b)은 간극(gap)(94)을 사이에 두고 서로 맞물려 있으며, 화소 전극(190)의 바깥 경계는 대략 사각형 형태이다. 제2 부화소 전극(190b)은 대략 회전한 등변 사다리꼴로서 밑변이 사다리꼴로 움푹 파여 있으며 대부분이 제1 부화소 전극(190a)으로 둘러싸여 있다. 제1 부화소 전극(190a)은 왼쪽 변에서 서로 연결되어 있는 상부, 하부 및 중앙 사다리꼴부로 이루어져 있다. 제1 부화소 전극(190a)은 상부 사다리꼴부의 윗변 및 하부 사다리꼴부의 아랫변에서 오른쪽 변을 향하여 뻗은 한 쌍의 절개부(91a, 91b)를 가지고 있다. 절개부(91a)는 제1 게이트선(121a)과 만나는 부분에서 서로 분리되어 있는 두 개의 절개부로 이루어져 있다. 제1 부화소 전극(190a)의 중앙 사다리꼴부는 제2 부화소 전극(190b)의 움푹 파여 있는 밑변에 끼워 있다. 제1 부화소 전극(190a)은 유지 전극선(131)을 따라 뻗은 절개부(92)를 가지며, 절개부(92)는 제1 부화소 전극(190a)의 왼쪽 변에 입구를 가지고 있으며, 입구로부터 가로 방향으로 뻗은 가로부를 가진다. 절개부(92)의 입구는 유지 전극선(131)에 대하여 약 45도의 각도를 이루는 한 쌍의 빗변을 가지고 있다. 제1 부화소 전극(190a)과 제2 부화소 전극(190b) 사이의 간극(94)은 대략 균일한 너비를 가지며 게이트선(121a, 121b)과 약 45도를 이루는 두 쌍의 상부 및 하부 사선부와 실질적으로 균일한 너비를 가지는 세 개의 세로부를 포함한다. 이하에서는 설명의 편의를 위하여 간극(94)도 절개부라고 표현한다.The pair of first and second subpixel electrodes 190a and 190b constituting one pixel electrode 190 are engaged with each other with a gap 94 therebetween, and an outer boundary of the pixel electrode 190 is It is roughly rectangular. The second subpixel electrode 190b is a substantially rotated equilateral trapezoid, and the base is trapped in a trapezoid, and most of the second subpixel electrode 190b is surrounded by the first subpixel electrode 190a. The first subpixel electrode 190a includes upper, lower, and center trapezoidal parts connected to each other at the left side. The first subpixel electrode 190a has a pair of cutouts 91a and 91b extending from the upper side of the upper trapezoid portion and the lower side of the lower trapezoid portion toward the right side. The cutout 91a includes two cutouts that are separated from each other at a portion that meets the first gate line 121a. The center trapezoid of the first subpixel electrode 190a is fitted to the recessed bottom side of the second subpixel electrode 190b. The first subpixel electrode 190a has a cutout 92 extending along the storage electrode line 131, and the cutout 92 has an inlet at a left side of the first subpixel electrode 190a and is formed from an inlet. It has a horizontal portion extending in the horizontal direction. The inlet of the cutout 92 has a pair of hypotenuses that form an angle of about 45 degrees with respect to the sustain electrode line 131. The gap 94 between the first subpixel electrode 190a and the second subpixel electrode 190b has a substantially uniform width and two pairs of upper and lower diagonal lines forming about 45 degrees with the gate lines 121a and 121b. Section and three longitudinal sections having a substantially uniform width. Hereinafter, for convenience of explanation, the gap 94 is also expressed as a cutout.

화소 전극(190)은 절개부(91a, 92b, 92, 94)를 가지며, 화소 전극(190)은 이들 절개부(91a, 92b, 92, 94)에 의하여 복수의 영역으로 분할된다. 절개부(91a, 92b, 92, 94)는 대략 화소 전극(190)의 왼쪽 변에서부터 오른쪽 변으로 비스듬하게 뻗어 있으며, 유지 전극선(131)에 대하여 거의 반전 대칭(inversion symmetry)을 이루고 있다. 이들은 게이트선(121a, 121b)에 대하여 약 45도의 각도를 이루며 서로 수직하게 뻗어 있다.The pixel electrode 190 has cutouts 91a, 92b, 92 and 94, and the pixel electrode 190 is divided into a plurality of regions by the cutouts 91a, 92b, 92 and 94. The cutouts 91a, 92b, 92, and 94 extend obliquely from the left side to the right side of the pixel electrode 190, and have substantially inversion symmetry with respect to the storage electrode line 131. They form an angle of about 45 degrees with respect to the gate lines 121a and 121b and extend perpendicular to each other.

따라서, 화소 전극(190)의 상반면과 하반면은 절개부(91a, 92b, 92, 94)에 의하여 각각 네 개의 영역으로 나누어진다. 이 때, 영역의 수효 또는 절개부의 수효는 화소의 크기, 화소 전극(190)의 가로변과 세로 변의 길이 비, 액정층(3)의 종류나 특성 등 설계 요소에 따라서 달라진다.Therefore, the upper and lower half surfaces of the pixel electrode 190 are divided into four regions by the cutouts 91a, 92b, 92, and 94, respectively. In this case, the number of regions or the number of cutouts varies depending on the size of the pixel, the ratio of the lengths of the horizontal and vertical sides of the pixel electrode 190, and the design elements such as the type and characteristics of the liquid crystal layer 3.

화소 전극(190)은 이웃하는 게이트선(121)과 중첩되어 개구율(aperture ratio)을 높이고 있다.The pixel electrode 190 overlaps the neighboring gate line 121 to increase the aperture ratio.

차폐 전극(88)은 데이터선(171) 및 게이트선(121b)을 따라 뻗어 있으며 데이터선(171) 상부에 위치하는 부분은 데이터선(171)을 완전히 덮으며, 게이트선(121b) 상부에 위치하는 부분은 게이트선(121b)의 폭보다 작은 폭을 가지며 게이트선(121b)의 경계선 안에 위치한다. 인접한 두 화소 전극(190) 사이에 위치하는 데이터선(171)은 완전히 차폐 전극(88)에 의해 덮여져 있다. 그러나 그 너비를 조절하여 데이터선(171)보다 작을 수도 있으며, 게이트선(121b)의 경계선 밖에 위치하는 경계선을 가질 수도 있다. 차폐 전극(88)에는 공통 전압이 인가되는데, 이를 위하여 보호막(180) 및 게이트 절연막(140)의 접촉 구멍(도시하지 않음)을 통하여 유지 전극선(131)에 연결되거나, 공통 전압을 박막 트랜지스터 표시판(100)에서 공통 전극 표시판(200)으로 전달하는 단락점(short point)(도시하지 않음)에 연결될 수도 있다. 이때, 개구율 감소가 최소가 되도록 차폐 전극(88)과 화소 전극(190) 사이의 거리를 최소로 하는 것이 바람직하다.The shielding electrode 88 extends along the data line 171 and the gate line 121b, and a portion located above the data line 171 completely covers the data line 171 and is positioned above the gate line 121b. The portion having a width smaller than the width of the gate line 121b is located in the boundary line of the gate line 121b. The data line 171 positioned between two adjacent pixel electrodes 190 is completely covered by the shielding electrode 88. However, the width may be adjusted to be smaller than the data line 171 or may have a boundary line positioned outside the boundary line of the gate line 121b. A common voltage is applied to the shielding electrode 88. The common electrode is connected to the storage electrode line 131 through a contact hole (not shown) of the passivation layer 180 and the gate insulating layer 140, or the common voltage is applied to the thin film transistor array panel. The display device may be connected to a short point (not shown) transferred from the 100 to the common electrode display panel 200. At this time, it is preferable to minimize the distance between the shielding electrode 88 and the pixel electrode 190 so that the aperture ratio decreases to a minimum.

이와 같이 공통 전압이 인가되는 차폐 전극(88)을 데이터선(171) 상부에 배치하면 차폐 전극(88)이 데이터선(171)과 화소 전극(190) 사이 및 데이터선(171)과 공통 전극(270) 사이에서 형성되는 전계를 차단하여 화소 전극(190)의 전압 왜곡 및 데이터선(171)이 전달하는 데이터 전압의 신호 지연 및 왜곡이 줄어든다.As such, when the shielding electrode 88 to which the common voltage is applied is disposed on the data line 171, the shielding electrode 88 is disposed between the data line 171 and the pixel electrode 190, and the data line 171 and the common electrode ( By blocking the electric field formed between the 270, the voltage distortion of the pixel electrode 190 and the signal delay and distortion of the data voltage transmitted by the data line 171 are reduced.

또한, 화소 전극(190)과 차폐 전극(88)의 단락을 방지하기 위하여 이들 사이에 거리를 두어야 하므로, 화소 전극(190)이 데이터선(171)으로부터 더 멀어져 이들 사이의 기생 용량이 줄어든다. 더욱이, 액정층(3)의 유전율(permittivity)이 보호막(180)의 유전율보다 높기 때문에, 데이터선(171)과 차폐 전극(88) 사이의 기 생 용량이 차폐 전극(88)이 없을 때 데이터선(171)과 공통 전극(270) 사이의 기생 용량에 비하여 작다.Also, in order to prevent a short circuit between the pixel electrode 190 and the shielding electrode 88, a distance is required between them so that the pixel electrode 190 is further away from the data line 171, thereby reducing the parasitic capacitance therebetween. Furthermore, since the permittivity of the liquid crystal layer 3 is higher than that of the passivation layer 180, the parasitic capacitance between the data line 171 and the shielding electrode 88 has no data line when the shielding electrode 88 is absent. It is smaller than the parasitic capacitance between 171 and the common electrode 270.

뿐만 아니라, 화소 전극(190)과 차폐 전극(88)이 동일한 층으로 만들어지기 때문에 이들 사이의 거리가 일정하게 유지되며 이에 따라 이들 사이의 기생 용량이 일정하다.In addition, since the pixel electrode 190 and the shielding electrode 88 are made of the same layer, the distance between them is kept constant and thus the parasitic capacitance between them is constant.

접촉 보조 부재(81a, 81b, 82)는 접촉 구멍(181a, 181b, 182)을 통하여 게이트선(121a, 121b)의 끝 부분(129a, 129b) 및 데이터선(171)의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81a, 81b, 82)는 게이트선(121a, 121b)의 노출된 끝 부분(129a, 129b) 및 데이터선(171)의 노출된 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.The contact auxiliary members 81a, 81b, and 82 may contact the end portions 129a and 129b of the gate lines 121a and 121b and the end portions 179 of the data lines 171 through the contact holes 181a, 181b and 182. Each is connected. The contact auxiliary members 81a, 81b, and 82 may have an adhesive property between the exposed ends 129a and 129b of the gate lines 121a and 121b and the exposed ends 179 of the data line 171 and an external device. Complement and protect them.

화소 전극(190), 차폐 전극(88), 접촉 보조 부재(81a, 81b, 82) 및 보호막(180) 위에는 액정층(3)을 배향하는 배향막(11)이 도포되어 있다. 배향막(11)은 수평 배향막일 수 있다.On the pixel electrode 190, the shielding electrode 88, the contact auxiliary members 81a, 81b, 82, and the passivation layer 180, an alignment layer 11 for orienting the liquid crystal layer 3 is coated. The alignment layer 11 may be a horizontal alignment layer.

다음, 공통 전극 표시판(200)에 대하여 설명한다.Next, the common electrode display panel 200 will be described.

투명한 유리 등으로 이루어진 절연 기판(210) 위에 빛샘을 방지하기 위한 블랙 매트릭스라고 하는 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 화소 전극(190)과 마주보며 화소 전극(190)과 거의 동일한 모양을 가지는 복수의 개구부를 가지고 있다. 이와는 달리 차광 부재(220)는 데이터선(171)에 대응하는 부분과 박막 트랜지스터(Qa, Qb)에 대응하는 부분으로 이루어질 수도 있다. 그러나 차광 부재(220)는 화소 전극(190)과 박막 트랜지스터(Qa, Qb) 부근에서의 빛샘을 차단하 기 위하여 다양한 모양을 가질 수 있다.A light blocking member 220 called a black matrix for preventing light leakage is formed on an insulating substrate 210 made of transparent glass or the like. The light blocking member 220 has a plurality of openings facing the pixel electrode 190 and having substantially the same shape as the pixel electrode 190. Alternatively, the light blocking member 220 may be formed of a portion corresponding to the data line 171 and a portion corresponding to the thin film transistors Qa and Qb. However, the light blocking member 220 may have various shapes to block light leakage near the pixel electrode 190 and the thin film transistors Qa and Qb.

기판(210) 위에는 또한 복수의 색필터(230)가 형성되어 있다. 색필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 위치하며, 화소 전극(190)을 따라서 세로 방향으로 길게 뻗을 수 있다. 색필터(230)는 적색, 녹색 및 청색 등의 원색 중 하나를 표시할 수 있다.A plurality of color filters 230 is also formed on the substrate 210. The color filter 230 may be mostly located in an area surrounded by the light blocking member 220, and may extend in the vertical direction along the pixel electrode 190. The color filter 230 may display one of primary colors such as red, green, and blue.

색필터(230) 및 차광 부재(220) 위에는 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공하기 위한 덮개막(250)이 형성되어 있다.An overcoat 250 is formed on the color filter 230 and the light blocking member 220 to prevent the color filter 230 from being exposed and to provide a flat surface.

덮개막(250)의 위에는 ITO, IZO 등의 투명한 도전체 따위로 이루어진 공통 전극(270)이 형성되어 있다.The common electrode 270 formed of a transparent conductor such as ITO or IZO is formed on the overcoat 250.

공통 전극(270)은 복수 벌의 절개부(271-274b) 집합을 가진다.The common electrode 270 has a plurality of sets of cutouts 271-274b.

한 벌의 절개부(271-274b)는 하나의 화소 전극(190)과 마주 보며 중앙 절개부(271, 272), 상부 절개부(273a, 274a) 및 하부 절개부(273b, 274b)를 포함한다. 절개부(271-274b)는 인접한 화소 전극(190)의 절개부(91a, 91b, 92, 94) 사이 및 가장자리 절개부(91a, 91b)와 화소 전극(190)의 빗변 사이에 배치되어 있다. 또한, 각 절개부(271-274b)는 화소 전극(190)의 절개부(91a, 91b, 92, 94)와 평행하게 뻗은 적어도 하나의 사선부를 포함한다.The pair of cutouts 271-274b includes a central cutout 271 and 272, an upper cutout 273a and 274a, and a lower cutout 273b and 274b facing one pixel electrode 190. . The cutouts 271-274b are disposed between the cutouts 91a, 91b, 92, and 94 of the adjacent pixel electrode 190, and between the edge cutouts 91a and 91b and the hypotenuse of the pixel electrode 190. In addition, each cutout 271-274b includes at least one diagonal line extending in parallel with the cutouts 91a, 91b, 92, and 94 of the pixel electrode 190.

하부 및 상부 절개부(273a-274b)는 대략 화소 전극(190)의 오른쪽 변에서 아래쪽 또는 위쪽 변을 향하여 뻗은 사선부, 그리고 사선부의 각 끝에서부터 화소 전극(190)의 변을 따라 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 가로부 및 세로부를 포함한다.The lower and upper cutouts 273a-274b roughly extend from the right side of the pixel electrode 190 toward the lower or upper side, and overlap the sides along the sides of the pixel electrode 190 from each end of the diagonal line. It includes a horizontal portion and a vertical portion extending and obtuse the oblique portion.

중앙 절개부(271)는 대략 화소 전극(190)의 왼쪽 변에서부터 가로로 뻗은 중앙 가로부, 이 중앙 가로부의 끝에서 중앙 가로부와 빗각을 이루며 화소 전극(190)의 왼쪽 변을 향하여 뻗은 한 쌍의 사선부, 그리고 사선부의 각 끝에서부터 화소 전극(190)의 왼쪽 변을 따라 왼쪽 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 종단 세로부를 포함한다. 중앙 절개부(272)는 대략 제2 부화소 전극(190b)의 오른쪽 변을 따라 오른쪽 변과 중첩하면서 뻗어 있는 세로부, 세로부의 각 끝에서 화소 전극(190)의 왼쪽 변을 향하여 뻗은 한 쌍의 사선부, 그리고 사선부의 각 끝에서부터 제2 부화소 전극(190b)의 왼쪽 변을 따라 왼쪽 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 종단 세로부를 포함한다.The central cutout 271 is a central horizontal portion extending horizontally from the left side of the pixel electrode 190, and a pair extending toward the left side of the pixel electrode 190 at an angle with the central horizontal portion at the end of the central horizontal portion. An oblique line portion, and a vertical longitudinal portion extending from the end portion of the oblique portion and overlapping the left side along the left side of the pixel electrode 190 and forming an obtuse angle with the oblique portion. The central cutout 272 is a vertical portion extending while overlapping with the right side along the right side of the second subpixel electrode 190b, and a pair of the plurality of lengths extending toward the left side of the pixel electrode 190 at each end of the vertical portion. The diagonal portion includes a vertical longitudinal portion extending from the end portion of the diagonal portion and overlapping the left side along the left side of the second subpixel electrode 190b and forming an obtuse angle with the diagonal portion.

절개부(271-274b)의 사선부에는 삼각형 모양의 노치(notch)가 형성되어 있다. 이러한 노치는 사각형, 사다리꼴 또는 반원형의 모양을 가질 수도 있으며, 볼록하게 또는 오목하게 이루어질 수 있다. 이러한 노치는 절개부(271-274b)에 대응하는 영역 경계에 위치하는 액정 분자(3)의 배열 방향을 결정해준다.A notch in the shape of a triangle is formed at an oblique portion of the cutouts 271-274b. Such notches may have a rectangular, trapezoidal or semicircular shape and may be convex or concave. This notch determines the alignment direction of the liquid crystal molecules 3 located at the boundary of the region corresponding to the cutouts 271-274b.

절개부(271-274b)의 수효는 설계 요소에 따라 달라질 수 있으며, 차광 부재(220)가 절개부(271-274b)와 중첩하여 절개부(271-274b) 부근의 빛샘을 차단할 수 있다.The number of the cutouts 271-274b may vary according to design elements, and the light blocking member 220 may overlap the cutouts 271-274b to block light leakage near the cutouts 271-274b.

공통 전극(270)과 차폐 전극(88)에 동일한 공통 전압이 인가되므로 둘 사이에는 전계가 거의 없다. 따라서 공통 전극(270)과 차폐 전극(88) 사이에 위치한 액정 분자들은 초기 수직 배향 상태를 그대로 유지하므로 이 부분에 입사된 빛은 투과되지 못하고 차단된다.Since the same common voltage is applied to the common electrode 270 and the shielding electrode 88, there is almost no electric field between the two. Therefore, since the liquid crystal molecules positioned between the common electrode 270 and the shielding electrode 88 maintain the initial vertical alignment state, light incident on the portion is not transmitted and is blocked.

공통 전극(270) 및 덮개막(250) 위에는 액정층(3)을 배향하는 배향막(21)이 도포되어 있다. 배향막(21)은 수평 배향막일 수 있다.An alignment film 21 for orienting the liquid crystal layer 3 is coated on the common electrode 270 and the overcoat 250. The alignment layer 21 may be a horizontal alignment layer.

표시판(100, 200)의 바깥 면에는 편광판(12, 22)이 구비되어 있는데, 두 편광판(12, 22)의 투과축은 직교하며 이중 한 투과축(또는 흡수축)은 가로 방향과 나란하다. 반사형 액정 표시 장치의 경우에는 두 개의 편광판(12, 22) 중 하나가 생략될 수 있다.Polarizing plates 12 and 22 are provided on the outer surfaces of the display panels 100 and 200, and the transmission axes of the two polarizing plates 12 and 22 are orthogonal, and one transmission axis (or absorption axis) is parallel to the horizontal direction. In the case of a reflective liquid crystal display, one of the two polarizing plates 12 and 22 may be omitted.

액정층(3)은 음의 유전율 이방성을 가지며 액정층(3)의 액정 분자는 전계가 없는 상태에서 그 장축이 두 표시판의 표면에 대하여 수직을 이루도록 배향되어 있다.The liquid crystal layer 3 has negative dielectric anisotropy and the liquid crystal molecules of the liquid crystal layer 3 are aligned such that their major axes are perpendicular to the surfaces of the two display panels in the absence of an electric field.

공통 전극(270)에 공통 전압을 인가하고 화소 전극(190)에 데이터 전압을 인가하면 표시판(100, 200)의 표면에 거의 수직인 전계가 생성된다. 전극(190, 270)의 절개부(91a-94, 271-274b)는 이러한 전계를 왜곡하여 절개부(91a-94, 271-274b)의 변에 대하여 수직한 수평 성분을 만들어낸다.When a common voltage is applied to the common electrode 270 and a data voltage is applied to the pixel electrode 190, an electric field substantially perpendicular to the surfaces of the display panels 100 and 200 is generated. The cutouts 91a-94 and 271-274b of the electrodes 190 and 270 distort this electric field to produce a horizontal component perpendicular to the sides of the cutouts 91a-94 and 271-274b.

이에 따라 전계는 표시판(100, 200)의 표면에 수직인 방향에 대하여 기울어진 방향을 가리킨다. 액정 분자들은 전계에 응답하여 그 장축이 전계의 방향에 수직을 이루도록 방향을 바꾸고자 하는데, 이때 절개부(91a-94, 271-274b) 및 화소 전극(190)의 변 부근의 전계는 액정 분자의 장축 방향과 나란하지 않고 일정 각도를 이루므로 액정 분자의 장축 방향과 전계가 이루는 평면 상에서 이동 거리가 짧은 방향으로 액정 분자들이 회전한다. 따라서 하나의 절개부 집합(91a-94, 271-274b)과 화소 전극(190)의 변은 화소 전극(190) 위에 위치한 액정층(3) 부분을 액 정 분자들이 기울어지는 방향이 다른 복수의 도메인으로 나누며, 이에 따라 기준 시야각이 확대된다.Accordingly, the electric field indicates a direction inclined with respect to the direction perpendicular to the surfaces of the display panels 100 and 200. In response to the electric field, the liquid crystal molecules attempt to change the direction of the long axis perpendicular to the direction of the electric field. In this case, the electric fields near the sides of the cutouts 91a-94 and 271-274b and the pixel electrode 190 are separated from each other. Since the liquid crystal molecules are formed at an angle without being parallel to the major axis direction, the liquid crystal molecules rotate in a direction in which the movement distance is short on the plane formed by the major axis direction of the liquid crystal molecules and the electric field. Therefore, one set of cutouts 91a-94 and 271-274b and the sides of the pixel electrode 190 have a plurality of domains in which liquid crystal molecules are inclined in a portion of the liquid crystal layer 3 positioned on the pixel electrode 190. The reference viewing angle is enlarged accordingly.

적어도 하나의 절개부(91a-94, 271-274b)는 돌기나 함몰부로 대체할 수 있으며, 절개부(91a-94, 271-274b)의 모양 및 배치는 변형될 수 있다.The at least one cutouts 91a-94 and 271-274b may be replaced by protrusions or depressions, and the shape and arrangement of the cutouts 91a-94 and 271-274b may be modified.

그러면 본 발명의 실시예에 따른 게이트 쇼팅 바에 대하여 도 7 및 도 8을 참고로 하여 더 자세히 설명한다.Next, a gate shorting bar according to an exemplary embodiment of the present invention will be described in more detail with reference to FIGS. 7 and 8.

도 7은 본 발명의 한 실시예에 따른 액정 표시 장치에서 쇼팅 바의 일부를 도시한 도면이고, 도 8은 도 7의 VIII-VIII' 선을 따라 잘라 도시한 단면도이다.FIG. 7 is a view illustrating a portion of a shorting bar in the liquid crystal display according to the exemplary embodiment. FIG. 8 is a cross-sectional view taken along the line VIII-VIII ′ of FIG. 7.

기판(110) 위에 게이트 패드(PG_1a-PG_nb)가 형성되어 있고, 이로부터 게이트선(121a, 121b)과 동일한 물질로 이루어진 게이트 연장선(321a, 322a, 323a, ...)이 가로 방향으로 뻗어 있다. 그 위에는 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140) 위에는 반도체(156a, 156b)가 형성되어 있다. 반도체(156a, 156b) 위에는 각각 저항성 접촉 부재(166a, 166b)가 형성되어 있고, 그 위에는 세로 방향으로 뻗어 있으며 데이터선(171)과 동일한 물질로 이루어진 게이트 쇼팅 바(320a, 320b)가 형성되어 있다. 게이트 쇼팅 바(320a, 320b) 위에는 보호막(180)이 형성되어 있다.Gate pads PG _{1a to} PG _nb are formed on the substrate 110, from which gate extension lines 321a, 322a, 323a,. Stretched. The gate insulating layer 140 is formed thereon, and the semiconductors 156a and 156b are formed on the gate insulating layer 140. Resistive contact members 166a and 166b are formed on the semiconductors 156a and 156b, respectively, and gate shorting bars 320a and 320b extending in the vertical direction and made of the same material as the data line 171 are formed thereon. . A passivation layer 180 is formed on the gate shorting bars 320a and 320b.

보호막(180)에는 게이트 쇼팅 바(320a)를 드러내는 접촉 구멍(351a, 352a, ...) 및 게이트 쇼팅 바(320b)를 드러내는 접촉 구멍(351b, 352b, ...)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트 연장선(321a, 321b, 322a, 322b, ...) 을 각각 드러내는 접촉 구멍(361a, 361b, 362a, 362b, ...)이 형성되어 있다.The passivation layer 180 is provided with contact holes 351a, 352a, ... exposing the gate shorting bar 320a and contact holes 351b, 352b, ... exposing the gate shorting bar 320b. The contact holes 361a, 361b, 362a, 362b, ... which expose the gate extension lines 321a, 321b, 322a, 322b, ... are formed together with the insulating film 140, respectively.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 연결 부재(341a, 341b, 342a, 342b, ...)가 형성되어 있다. 연결 부재(341a, 342a, ...)는 접촉 구멍(351a/361a, 352a/362a, ...)을 각각 통하여 게이트 쇼팅 바(320a)와 게이트 연장선(321a, 322a, ...)을 각각 물리적·전기적으로 연결하고, 연결 부재(341b, 342b, ...)는 접촉 구멍(351b/361b, 352b/362b, ...)을 각각 통하여 게이트 쇼팅 바(320b)와 게이트 연장선(321b, 322b, ...)을 각각 물리적·전기적으로 연결한다.Connection members 341a, 341b, 342a, 342b, ... made of ITO or IZO are formed on the passivation layer 180. The connecting members 341a, 342a, ... are connected to the gate shorting bar 320a and the gate extension lines 321a, 322a, ... through the contact holes 351a / 361a, 352a / 362a, ..., respectively. Physically and electrically connected, the connection members 341b, 342b, ... are connected to the gate shorting bar 320b and the gate extension lines 321b, 322b through the contact holes 351b / 361b, 352b / 362b, ..., respectively. , ...) are connected physically and electrically.

한편 게이트 연장선(321a, 321b, 322a, 322b, ...)은 게이트 쇼팅 바(320a, 320b)를 지나 더 연장되어 정전기 방지용 보조선(도시하지 않음)에 연결될 수 있다.Meanwhile, the gate extension lines 321a, 321b, 322a, 322b,... May extend further beyond the gate shorting bars 320a and 320b to be connected to an antistatic auxiliary line (not shown).

그러면 본 실시예에 따른 액정 표시 장치의 어레이 테스트 및 VI 테스트에 대하여 도 9 및 도 10을 참고로 하여 상세하게 설명한다.Next, the array test and the VI test of the liquid crystal display according to the present exemplary embodiment will be described in detail with reference to FIGS. 9 and 10.

도 9는 본 발명의 한 실시예에 따른 액정 표시 장치를 검사하기 위한 테스트 파형도이고, 도 10은 본 발명의 한 실시예에 따른 액정 표시 장치의 화소 극성을 도시한 도면이다.9 is a test waveform diagram for inspecting a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 10 is a diagram illustrating pixel polarity of the liquid crystal display according to the exemplary embodiment of the present invention.

도 9에 도시한 바와 같이, 게이트 쇼팅 바(320a, 320b)에 게이트 시험 신호(Vga, Vgb)를 T2를 주기로 하여 각각 인가한다. 여기서 게이트 시험 신호(Vga, Vgb)는 서로 180도의 위상차를 가진다. 데이터 쇼팅 바(310)에도 T2를 주기로 정극성 데이터 전압(V+)과 부극성 데이터 전압(V-)을 교대로 인가한다. 여기서 정극 성 및 부극성은 공통 전압(V_com)에 대한 데이터 전압의 극성을 의미하며 정극성 및 부극성 데이터 전압(V+, V-)의 크기는 같다. 정극성의 데이터 전압(V+)이 인가된 경우에는 게이트 시험 신호(Vga)를 인가하여 제1 스위칭 소자(Qa)를 턴 온시키고, 부극성의 데이터 전압(V-)이 인가된 경우에는 게이트 시험 신호(Vgb)를 인가하여 제2 스위칭 소자(Qb)를 턴 온시킨다.As shown in FIG. 9, gate test signals Vga and Vgb are applied to the gate shorting bars 320a and 320b with a period of T2, respectively. Here, the gate test signals Vga and Vgb have a phase difference of 180 degrees with each other. The positive data voltage V + and the negative data voltage V− are alternately applied to the data shorting bar 310 at a period T2. Here, the positive and negative polarities mean the polarities of the data voltages with respect to the common voltage V _com , and the magnitudes of the positive and negative data voltages V + and V- are the same. When the positive data voltage V + is applied, the gate test signal Vga is applied to turn on the first switching element Qa. When the negative data voltage V− is applied, the gate test signal is applied. (Vgb) is applied to turn on the second switching element Qb.

그러면 도 10에 도시한 바와 같이, 제1 부화소 전극(190a)에는 정극성의 화소 전압이 충전되고, 제2 부화소 전극(190b)에는 부극성의 화소 전압이 충전된다. 그러고 제1 및 제2 부화소 전극(190a, 190b)에는 각각 정극성 및 부극성의 화소 전압이 계속 유지된다.Then, as shown in FIG. 10, the first subpixel electrode 190a is charged with the positive pixel voltage, and the second subpixel electrode 190b is charged with the negative pixel voltage. Then, the positive and negative pixel voltages of the first and second subpixel electrodes 190a and 190b are respectively maintained.

그러나 도 10의 우측 상단에 도시한 것처럼 그 사이에 브리지(ST1)가 형성되어 있는 제1 및 제2 부화소 전극에는 도 9에 도시한 전압(V_PST1)과 같이 정극성과 부극성의 전압이 번갈아 충전된다. 따라서 어레이 테스트를 통하여 각 부화소 전극의 극성을 검출함으로써 각 화소의 제1 및 제2 부화소 전극 사이의 브리지를 용이하게 알아낼 수 있다.However, as shown in the upper right of FIG. 10, the first and second subpixel electrodes having the bridge ST1 formed therebetween alternately have positive and negative voltages, such as the voltage V _PST1 shown in FIG. 9. Is charged. Therefore, by detecting the polarity of each subpixel electrode through an array test, it is possible to easily find the bridge between the first and second subpixel electrodes of each pixel.

한편 게이트 시험 신호(Vga, Vgb)의 펄스 폭(T1)을 적절히 조절하여 데이터 전압의 충전 속도를 느리게 하면 브리지가 형성된 제1 및 제2 부화소 전극에는 정극성 및 부극성의 데이터 전압(V+, V-)보다 작은 전압이 충전된다. 그러나 정상의 제1 및 제2 부화소 전극에는 계속해서 정극성 및 부극성의 데이터 전압(V+, V-)이 각각 인가되므로 이들 전압과 동일한 전압이 유지된다. 따라서 VI 테스트를 통하 여 주변의 밝기와 다른 화소를 검출함으로써 제1 및 제2 부화소 전극(190a, 190b) 사이의 브리지를 용이하게 알아낼 수 있다.On the other hand, when the pulse widths T1 of the gate test signals Vga and Vgb are appropriately adjusted to slow down the charging speed of the data voltage, the first and second subpixel electrodes having the bridges have positive and negative data voltages V +, A voltage less than V-) is charged. However, since the positive and negative data voltages V + and V- are respectively applied to the normal first and second subpixel electrodes, the same voltages as these voltages are maintained. Accordingly, a bridge between the first and second subpixel electrodes 190a and 190b may be easily found by detecting pixels having a different brightness from the surroundings through the VI test.

그리고 제1 부화소 전극(190a)과 차폐 전극(88) 사이에 브리지가 형성된 경우 차폐 전극(88)에 공통 전압(V_com)이 인가되어 있으므로 이러한 제1 부화소 전극(190a)에는 정상적인 정극성 화소 전압이 충전되지 못한다. 따라서 어레이 테스트 및 VI 테스트를 통하여 제1 부화소 전극(190a)과 차폐 전극(88) 사이의 브리지 여부를 용이하게 알아낼 수 있다.When a bridge is formed between the first subpixel electrode 190a and the shielding electrode 88, since the common voltage V _com is applied to the shielding electrode 88, the first subpixel electrode 190a has a normal positive polarity. The pixel voltage cannot be charged. Therefore, whether the bridge between the first subpixel electrode 190a and the shielding electrode 88 can be easily determined through the array test and the VI test.

그러면 본 발명의 다른 실시예에 따른 액정 표시 장치 및 검사 방법에 대하여 도 11 내지 도 14를 참고로 하여 상세하게 설명한다.Next, a liquid crystal display and an inspection method according to another exemplary embodiment of the present invention will be described in detail with reference to FIGS. 11 to 14.

도 11은 본 발명의 다른 실시예에 따른 액정 표시 장치의 개략도이고, 도 12는 본 발명의 다른 실시예에 따른 액정 표시 장치에서 쇼팅 바의 일부를 도시한 도면이다. 도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치를 검사하기 위한 테스트 파형도이고, 도 14는 본 발명의 다른 실시예에 따른 액정 표시 장치의 화소 극성을 도시한 도면이다.FIG. 11 is a schematic diagram of a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 12 is a view illustrating a portion of a shorting bar in the liquid crystal display according to another exemplary embodiment of the present invention. 13 is a test waveform diagram for inspecting a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 14 is a diagram illustrating pixel polarity of the liquid crystal display according to another exemplary embodiment of the present invention.

본 실시예에 따른 액정 표시 장치는 앞선 실시예에서 설명한 액정 표시 장치와 거의 유사하다. 이하에서는 동일한 부분에 대하여는 설명을 생략하고 다른 부분에 대하여만 상세하게 설명한다.The liquid crystal display according to the present embodiment is almost similar to the liquid crystal display described in the above embodiment. In the following description, the same parts are omitted and only other parts will be described in detail.

도 11에 도시한 바와 같이, 본 실시예에 따른 액정 표시 장치의 절단선(LX) 안쪽 부분은 앞선 실시예의 액정 표시 장치와 실질적으로 동일하다. 다만 본 실시 예의 액정 표시 장치는 도 4에 도시한 차폐 전극(88)이 생략되어 있으며, 이에 따라 제1 및 제2 화소 전극(190a, 190b)을 데이터선(171)과 중첩하여 형성할 수 있으며, 따라서 개구율을 높일 수 있다.As shown in FIG. 11, the portion inside the cut line LX of the liquid crystal display according to the present embodiment is substantially the same as the liquid crystal display of the previous embodiment. However, in the liquid crystal display of the present exemplary embodiment, the shielding electrode 88 illustrated in FIG. 4 is omitted, and thus the first and second pixel electrodes 190a and 190b may be formed to overlap the data line 171. Therefore, opening ratio can be raised.

또한 본 실시예에 따른 데이터 쇼팅 바(310)는 앞선 실시예의 그것과 동일하다. 그러나 본 실시예의 액정 표시 장치는 게이트 패드(PG_1a-PG_nb)에 연결되어 있는 4개의 게이트 쇼팅 바(420a-420d)를 포함한다.Also, the data shorting bar 310 according to the present embodiment is the same as that of the previous embodiment. However, the liquid crystal display of the present exemplary embodiment includes four gate shorting bars 420a-420d connected to the gate pads PG _1a -PG _nb .

게이트 패드(PG_1a-PG_nb)는 4개씩 차례로 게이트 쇼팅 바(420a-420d)에 연결되어 있다. 즉, 게이트 패드(PG_1a, PG_1b ,PG_2a ,PG_2b)는 각각 게이트 연장선(421a, 421b, 421c, 421d)을 통하여 게이트 쇼팅 바(420a, 420b, 420c, 420d)에 연결되어 있고, 그 다음의 게이트 패드(PG_3a, ...)도 게이트 연장선(422a, ...)을 통하여 게이트 쇼팅 바(420a, ...)에 동일하게 연결되어 있다.Four gate pads PG _{1a to} PG _nb are connected to the gate shorting bars 420a to 420d in turn. That is, the gate pads PG _1a , PG _1b , PG _2a , and PG _2b are connected to the gate shorting bars 420a, 420b, 420c, and 420d through the gate extension lines 421a, 421b, 421c, and 421d, respectively. The next gate pads PG _3a ,... Are also connected to the gate shorting bars 420a, ... through the gate extension lines 422a,.

도 12에 도시한 바와 같이 본 실시예에 따른 게이트 쇼팅 바(420a-420d)와 게이트 연장선의 연결 구조는 도 7 및 도 8에 도시한 게이트 쇼팅 바(320a, 320b)와 게이트 연장선의 연결 구조와 실질적으로 동일하다. 다만 게이트 쇼팅 바(420a-420d)의 수효가 4개로 늘어난 것과 이에 따른 게이트 패드(PG_1a-PG_nb)와의 연결 순서가 다르다.As shown in FIG. 12, the connection structure between the gate shorting bars 420a to 420d and the gate extension line according to the present embodiment is connected to the gate shorting bars 320a and 320b and the gate extension line shown in FIGS. 7 and 8. Substantially the same. However, the number of gate shorting bars 420a to 420d is increased to four and the order of connection with the gate pads PG _{1a to} PG _nb is different.

도 13에 도시한 바와 같이, 게이트 쇼팅 바(420a-420d)에 게이트 시험 신호(Vga-Vgd)를 T4를 주기로 하여 각각 인가한다. 여기서 게이트 시험 신호(Vga-Vgd) 는 차례로 90도의 위상차를 가진다. 데이터 쇼팅 바(310)에도 T4를 주기로 정극성 데이터 전압(V+)과 부극성 데이터 전압(-)을 교대로 인가한다.As shown in FIG. 13, gate test signals Vga-Vgd are applied to the gate shorting bars 420a-420d with a period of T4, respectively. Here, the gate test signals Vga-Vgd in turn have a phase difference of 90 degrees. The positive data voltage (V +) and the negative data voltage (−) are alternately applied to the data shorting bar 310 at a period of T4.

정극성 데이터 전압(V+)이 인가되어 있는 경우에는 게이트 시험 신호(Vga, Vgd)를 인가하여 홀수 번째 화소행의 제1 스위칭 소자(Qa) 및 짝수 번째 화소행의 제2 스위칭 소자(Qb)를 턴 온시키고, 부극성 데이터 전압(V-)이 인가되어 있는 경우에는 게이트 시험 신호(Vgb, Vgc)를 인가하여 홀수 번째 화소행의 제2 스위칭 소자(Qb)와 짝수 번째 화소행의 제1 스위칭 소자(Qa)를 턴 온시킨다.When the positive data voltage V + is applied, the gate test signals Vga and Vgd are applied to the first switching element Qa in the odd-numbered pixel rows and the second switching element Qb in the even-numbered pixel rows. When turned on and the negative data voltage V- is applied, the gate test signals Vgb and Vgc are applied to switch the second switching element Qb of the odd-numbered pixel rows and the first switching of the even-numbered pixel rows. The element Qa is turned on.

그러면 도 14에 도시한 바와 같이, 홀수 번째 화소행의 제1 부화소 전극(190a)에는 정극성의 화소 전압이 충전되고, 제2 부화소 전극(190b)에는 부극성의 화소 전압이 충전된다. 또한 짝수 번째 화소행의 제1 부화소 전극(190a)에는 부극성의 화소 전압이 충전되고, 제2 부화소 전극(190b)에는 정극성의 화소 전압이 충전된다. 그러고 각 부화소 전극(190a, 190b)에는 한번 충전된 정극성/부극성의 화소 전압이 계속 유지된다.14, the first subpixel electrode 190a of the odd pixel row is charged with the positive pixel voltage, and the second subpixel electrode 190b is charged with the negative pixel voltage. Also, a negative pixel voltage is charged in the first subpixel electrode 190a of the even-numbered pixel row, and a positive pixel voltage is charged in the second subpixel electrode 190b. Each of the subpixel electrodes 190a and 190b maintains the positive / negative pixel voltage charged once.

그러나 도 14의 우측 상단에 도시한 것처럼, 그 사이에 브리지(ST2)가 형성되어 있는 두 개의 제1 부화소 전극(190a)에는 도 13에 도시한 전압(V_PST2)과 같이 정극성과 부극성의 전압이 번갈아 충전된다. 또한 도 14의 우측 하단에 도시한 것처럼, 그 사이에 브리지(ST3)가 형성되어 있는 제1 및 제2 부화소 전극(190a, 190b)에는 도 13에 도시한 전압(V_PST3)과 같이 정극성과 부극성의 전압이 번갈아 충전된다. 따라서 어레이 테스트를 통하여 각 부화소 전극의 극성을 검출함으로써 각 화소의 제1 및 제2 부화소 전극(190a, 190b) 사이의 브리지 및 이웃하는 두 개의 제1 부화소 전극(190a) 사이의 브리지를 용이하게 알아낼 수 있다.However, as shown in the upper right of FIG. 14, the two first subpixel electrodes 190a having the bridge ST2 formed therebetween have positive and negative polarities as shown in the voltage V _PST2 shown in FIG. 13. The voltage is charged alternately. As shown in the lower right of FIG. 14, the first and second subpixel electrodes 190a and 190b having the bridge ST3 formed therebetween have positive polarity and the like as the voltage V _PST3 shown in FIG. 13. The negative voltage is alternately charged. Therefore, by detecting the polarity of each subpixel electrode through an array test, a bridge between the first and second subpixel electrodes 190a and 190b of each pixel and a bridge between two neighboring first subpixel electrodes 190a are formed. It is easy to find out.

게이트 시험 신호(Vga-Vgd)의 펄스 폭(T3)을 적절히 조절하여 데이터 전압의 충전 속도를 느리게 하면 브리지가 형성된 두 개의 제1 부화소 전극(190a)에는 정극성 및 부극성의 데이터 전압(V+, V-)보다 작은 전압이 충전되고 또한 브리지가 형성된 제1 및 제2 부화소 전극(190a, 190b)에도 정극성 및 부극성의 데이터 전압(V+, V-)보다 작은 전압이 충전된다. 따라서 VI 테스트를 통하여 주변의 밝기와 다른 화소를 검출함으로써 제1 부화소 전극(190a) 사이의 브리지 및 제1 및 제2 부화소 전극(190a, 190b) 사이의 브리지를 용이하게 알아낼 수 있다.When the pulse width T3 of the gate test signals Vga-Vgd is appropriately adjusted to slow down the charging speed of the data voltage, the two first subpixel electrodes 190a having the bridges have positive and negative data voltages V +. The voltage lower than V− is charged, and the voltages smaller than the positive and negative data voltages V + and V− are also charged in the bridged first and second subpixel electrodes 190a and 190b. Accordingly, the bridge between the first subpixel electrode 190a and the bridge between the first and second subpixel electrodes 190a and 190b may be easily found by detecting a pixel different from the brightness of the surrounding through the VI test.

한편 본 발명의 실시예에 따른 액정 표시 장치가 하나의 데이터 쇼팅 바를 포함하고 있는 것으로 설명하였으나 복수의 데이터 쇼팅 바, 예를 들어 2개 또는 3개의 데이터 쇼팅 바를 포함할 수 있으며, 복수의 게이트 쇼팅 바의 경우와 동일하게 적용하여 어레이 테스트 및 VI 테스트 등을 할 수 있다.Meanwhile, although the liquid crystal display according to the exemplary embodiment of the present invention has been described as including one data shorting bar, it may include a plurality of data shorting bars, for example, two or three data shorting bars, and a plurality of gate shorting bars. The same applies as in the case of array test and VI test.

이와 같이 본 발명에 의하면, 각 부화소에 연결되어 있는 게이트선을 2개 또는 4개의 게이트 쇼팅 바에 연결하여 어레이 테스트 및 VI 테스트를 함으로써 각 부화소 전극 사이의 브리지를 용이하게 검출할 수 있다.As described above, according to the present invention, an array test and a VI test are performed by connecting a gate line connected to each subpixel to two or four gate shorting bars to easily detect a bridge between each subpixel electrode.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims

A plurality of pixel electrodes arranged in a matrix and including first and second subpixel electrodes having different sizes;

First and second switching elements connected to the first and second subpixel electrodes, respectively,

First and second gate lines connected to the first and second switching elements, respectively;

A data line connected to the first and second switching elements and transferring a data voltage; and

First and second gate shorting bars respectively connected to the first and second gate lines.

Liquid crystal display comprising a.

In claim 1,

And first and second gate test signals respectively applied to the first and second gate shorting bars.

In claim 2,

A positive data voltage is applied to the data line when the first gate test signal is applied, and a negative data voltage is applied to the data line when the second gate test signal is applied.

In claim 3,

The liquid crystal display of claim 1, wherein the positive and negative data voltages are substantially the same magnitude.

In claim 4,

And a data shorting bar connected to the data line.

In claim 1,

And a shielding electrode overlapping the data line and disposed between two neighboring pixel electrodes.

In claim 6,

The shielding electrode overlaps at least one of the first and second gate lines.

In claim 1,

The liquid crystal display device of which the data voltages applied to the first and second subpixel electrodes are different from each other and are obtained from one image information.

In claim 8,

The size of the first subpixel electrode is greater than that of the second subpixel electrode, and the size of the data voltage applied to the first subpixel electrode is smaller than that of the data voltage applied to the second subpixel electrode. Display device.

A data line connected to the first and second switching elements and transferring a data voltage;

First and second gate shorting bars connected to the first and second gate lines of the odd-numbered pixel rows, respectively, and

Third and fourth gate shorting bars connected to the first and second gate lines of the even-numbered pixel rows, respectively.

Liquid crystal display comprising a.

In claim 10,

And first and fourth gate test signals respectively applied to the first to fourth gate shorting bars.

In claim 11,

A positive data voltage is applied to the data line when the first and fourth gate test signals are applied, and a negative data voltage is applied to the data line when the second and third gate test signals are applied. Liquid crystal display device.

A plurality of pixel electrodes including first and second subpixel electrodes, first and second switching elements connected to the first and second subpixel electrodes, respectively, and connected to the first and second switching elements, respectively. An inspection method of a liquid crystal display including a first and a second gate line, and a data line connected to the first and second switching elements.

Providing first and second gate shorting bars respectively connected to the first and second gate lines;

Providing a data shorting bar connected to the data line;

Applying a positive data voltage to the data shorting bar;

Applying a first gate test signal to the first gate shorting bar to apply the positive data voltage to the first subpixel electrode;

Applying a negative data voltage to the data shorting bar, and

Applying a second gate test signal to the second gate shorting bar to apply the negative data voltage to the second subpixel electrode;

Inspection method of the liquid crystal display device comprising a.

In claim 13,

And detecting the polarities of the first and second subpixel electrodes.

In claim 13,

The method of claim 15,

And detecting the uniformity of brightness of the liquid crystal display.

In claim 13,

Separating the first and second gate shorting bars from the first and second gate lines, respectively, and

Separating the data shorting bar from the data line

Inspection method of the liquid crystal display device further comprising.

Providing first and second gate shorting bars respectively connected to the first and second gate lines of the odd pixel row;

Providing third and fourth gate shorting bars connected to the first and second gate lines of the even-numbered pixel rows, respectively,

Providing a data shorting bar connected to the data line;

Applying a positive data voltage to the data shorting bar;

Applying a first gate test signal to the first gate shorting bar to apply the positive data voltage to a first subpixel electrode of the odd pixel row;

Applying a negative data voltage to the data shorting bar;

The second and third gate test signals are applied to the second and third gate shorting bars to apply the negative data voltage to the second subpixel electrode of the odd pixel row and the first subpixel electrode of the even pixel row. Authorizing, and

Applying a fourth gate test signal to the fourth gate shorting bar to apply the positive data voltage to a second subpixel electrode of the even-numbered pixel row.

Inspection method of the liquid crystal display device comprising a.

The method of claim 18,

And detecting the polarities of the first and second subpixel electrodes.

The method of claim 18,

The method of claim 20,

And detecting the uniformity of brightness of the liquid crystal display.

The method of claim 18,

Separating the first and second gate shorting bars from the first and second gate lines of the odd-numbered pixel rows, respectively,

Separating the third and fourth gate shorting bars from the first and second gate lines of the even-numbered pixel rows, respectively, and

Separating the data shorting bar from the data line

Inspection method of the liquid crystal display device further comprising.