KR20060093618A - Method for fabricating semiconductor device having dual work function metal gate electrodes and semiconductor device fabricated therby - Google Patents

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KR20060093618A
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Abstract

이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자가 제공된다. 일실시예에서, 상기 반도체 소자의 제조방법은 반도체 기판 상에 금속막을 형성하는 것을 구비한다. 상기 금속막에 불소 또는 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킨다. 상기 금속막을 패터닝하여 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성한다. 상기 금속막에 선택적으로 도핑된 불소는 도핑된 부분의 상기 금속막의 일함수를 감소시킨다. 반면, 상기 금속막에 선택적으로 도핑된 탄소는 도핑된 부분의 상기 금속막의 일함수를 증가시킨다.Provided are a method of manufacturing a semiconductor device having double work function metal gate electrodes, and a semiconductor device manufactured thereby. In one embodiment, the method of manufacturing a semiconductor device includes forming a metal film on a semiconductor substrate. The metal film is selectively doped with one impurity selected from fluorine or carbon to change the work function of the metal film of the doped portion. The metal film is patterned to form metal gate electrodes having different work functions. Fluorine selectively doped in the metal film reduces the work function of the metal film in the doped portion. On the other hand, carbon selectively doped with the metal film increases the work function of the metal film of the doped portion.

이중 일함수, 금속 게이트, 불소, 탄소, 전기음성도 Dual work function, metal gate, fluorine, carbon, electronegativity

Description

이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자{method for fabricating semiconductor device having dual work function metal gate electrodes and semiconductor device fabricated therby}Method for fabricating semiconductor device having dual work function metal gate electrodes and semiconductor device fabricated therby}

도 1은 증착방법에 따른 탄탈륨 질화막들의 일함수를 나타낸 그래프이다.  1 is a graph showing the work function of tantalum nitride films according to the deposition method.

도 2a 및 도 2b는 증착방법에 따른 탄탈륨 질화막들의 AES(Auger Electron Spectroscopy) 분석 결과를 나타낸 그래프들이다. 2A and 2B are graphs showing the results of Auger Electron Spectroscopy (AES) analysis of tantalum nitride films according to a deposition method.

도 3 내지 도 6은 본 발명의 일실시예에 따른 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자의 제조방법을 나타낸 단면도들이다. 3 to 6 are cross-sectional views illustrating a method of manufacturing a CMOS device having dual work function metal gate electrodes according to an exemplary embodiment of the present invention.

도 7 내지 도 9는 본 발명의 다른 실시예에 의한 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자의 제조방법을 나타낸 단면도들이다. 7 to 9 are cross-sectional views illustrating a method of manufacturing a CMOS device having dual work function metal gate electrodes according to another exemplary embodiment of the present invention.

도 10 내지 도 13은 본 발명의 또 다른 실시예에 의한 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자의 제조방법을 나타낸 단면도들이다. 10 to 13 are cross-sectional views illustrating a method of manufacturing a CMOS device having dual work function metal gate electrodes according to still another embodiment of the present invention.

도 14는 본 발명의 실시예들에 의한 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자를 설명하기 위한 단면도이다. FIG. 14 is a cross-sectional view illustrating a CMOS device having dual work function metal gate electrodes according to example embodiments. FIG.

본 발명은 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자에 관한 것으로, 특히 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device manufactured thereby, and more particularly, to a method for manufacturing a semiconductor device having a double work function metal gate electrodes and a semiconductor device manufactured thereby.

씨모스 소자의 제조공정에서 폴리실리콘은 고온 공정이 가능하며 실리콘 공정에 용이하게 적용될 수 있어 모스 트랜지스터의 게이트 전극 물질로써 일반적으로 사용되고 있다. 그러나, 반도체 소자의 고집적화에 따라 폴리실리콘 전극의 사용과 관련된 몇몇 문제점들이 발생하고 있다. 예를 들어, 상기 폴리실리콘 전극은 상대적으로 높은 저항을 갖기 때문에 소자의 동작 속도를 향상시키는 데 한계가 있다. 또한, 폴리 공핍 효과(poly-depletion effect)에 의한 게이트 절연막의 유효 두께 증가 및 상기 폴리실리콘 전극으로 부터 기판으로의 붕소와 같은 불순물 침투에 의하여 문턱전압이 변동될 수 있다. 상기 폴리 공핍 효과 및 상기 불순물 침투에 의한 문턱전압의 변동은 상기 게이트 절연막의 두께가 감소하는 경우 더욱 심각할 수 있다.Polysilicon in the manufacturing process of the CMOS device is a high temperature process and can be easily applied to the silicon process is commonly used as a gate electrode material of the MOS transistor. However, there are some problems related to the use of polysilicon electrodes due to the high integration of semiconductor devices. For example, since the polysilicon electrode has a relatively high resistance, there is a limit in improving the operation speed of the device. In addition, the threshold voltage may be changed due to an increase in the effective thickness of the gate insulating layer due to a poly-depletion effect and penetration of impurities such as boron from the polysilicon electrode to the substrate. Variation of the threshold voltage due to the poly depletion effect and the impurity penetration may be more serious when the thickness of the gate insulating layer is reduced.

따라서, 최근 반도체 소자의 고집적화에 대응되는 낮은 저항을 확보하고, 상기 폴리 공핍 효과 및 상기 불순물 침투를 근본적으로 방지하기 위하여 금속 게이트 전극에 대한 연구가 활발히 진행되고 있다. 상기 금속 게이트 전극이 씨모스 소자에 적용되기 위하여 해결되어야 할 문제들 중의 하나는 상기 금속 게이트 전극이 앤모스 트랜지스터 및 피모스 트랜지스터에 적합한 일함수를 갖도록 하는 것이 다. 즉, 금속 게이트 전극으로써 제공되는 금속막은 고유의 단일 일함수를 갖는 반면, 상기 씨모스 소자를 구성하는 트랜지스터들은 그 형태에 대응되는 일함수를 갖는 게이트 전극을 필요로 한다는 것이다. 예를 들어, 상기 앤모스 트랜지스터는 상기 게이트 전극이 실리콘의 가전대 에지(약 4.0~4.3eV)와 유사한 일함수를 갖는 경우에 최적화 될 수 있으며, 상기 피모스 트랜지스터는 상기 게이트 전극이 실리콘 충만대 에지(약 4.8~5.1eV)와 유사한 일함수를 갖는 경우에 최적화될 수 있다.Therefore, in order to secure a low resistance corresponding to high integration of semiconductor devices and to fundamentally prevent the poly depletion effect and the penetration of impurities, researches on metal gate electrodes have been actively conducted. One of the problems to be solved in order for the metal gate electrode to be applied to the CMOS device is that the metal gate electrode has a work function suitable for the NMOS transistor and the PMOS transistor. That is, the metal film provided as the metal gate electrode has a unique single work function, whereas the transistors constituting the CMOS element require a gate electrode having a work function corresponding to the shape. For example, the NMOS transistor may be optimized when the gate electrode has a work function similar to the consumer electronics edge of silicon (about 4.0 to 4.3 eV), and the PMOS transistor is characterized in that the gate electrode is filled with silicon. It can be optimized when it has a work function similar to the edge (about 4.8 ~ 5.1eV).

그러나, 금속막을 사용하여 상기 앤모스 트랜지스터 및 피모스 트랜지스터에 적합한 일함수를 갖는 이중 일함수 금속 게이트 전극들을 형성하는 것은 복잡한 공정 단계들이 필요하게 되어 공정 비용이 증가될 수 있다. 예를 들어, 상기 씨모스 소자에 적용가능한 이중 일함수를 갖는 금속 게이트 전극들을 형성하는 방법이 미국특허 제6,835,639호에 개시되어 있다. 상기 미국특허 제6,835,639호에 의하면, 두번의 실리사이드 공정을 사용하여 앤모스 영역 및 피모스 영역에 각각 적합한 일함수를 갖는 금속 실리사이드 게이트 전극들을 형성한다. However, forming a double work function metal gate electrode having a work function suitable for the NMOS transistor and the PMOS transistor using a metal film may require complicated processing steps and increase the processing cost. For example, a method of forming metal gate electrodes having a double work function applicable to the CMOS device is disclosed in US Pat. No. 6,835,639. According to U.S. Patent No. 6,835,639, two silicide processes are used to form metal silicide gate electrodes having suitable work functions for the NMOS and PMOS regions, respectively.

한편, 텅스텐과 같이 실리콘의 중간 에너지 밴드갭(mid-energy bandgab; 약 4.5eV)과 유사한 일함수를 갖는 금속막을 사용하여 금속 게이트 전극을 형성하는 공정이 제안되고 있으나, 이 경우 단채널 효과(shot channel effect)의 열화없이 씨모스 소자에 요구되는 작은 문턱전압을 달성하기 힘들 수 있다.Meanwhile, a process of forming a metal gate electrode using a metal film having a work function similar to that of a mid-energy bandgab (about 4.5 eV) of silicon, such as tungsten, has been proposed, but in this case, a short channel effect (shot It may be difficult to achieve the small threshold voltage required for the CMOS device without deterioration of the channel effect.

본 발명이 이루고자 하는 기술적 과제는 씨모스 소자에 적합한 이중 일함수금속 게이트 전극들을 형성하는 방법 및 그에 의하여 제조된 반도체 소자를 제공하 는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming double work function metal gate electrodes suitable for a CMOS device, and a semiconductor device manufactured thereby.

본 발명이 이루고자 하는 다른 기술적 과제는 단순한 공정에 의하여 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자를 제조하는 방법 및 그에 의하여 제조된 반도체 소자를 제공하는 데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device having double work function metal gate electrodes by a simple process, and a semiconductor device manufactured thereby.

본 발명의 일태양에 따르면, 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법을 제공된다. According to one aspect of the present invention, a method of manufacturing a semiconductor device having double work function metal gate electrodes is provided.

일실시예에서, 상기 반도체 소자의 제조방법은 반도체 기판 상에 금속막을 형성하는 것을 구비한다. 상기 금속막에 불소 또는 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킨다. 상기 금속막을 패터닝하여 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성한다.In one embodiment, the method of manufacturing a semiconductor device includes forming a metal film on a semiconductor substrate. The metal film is selectively doped with one impurity selected from fluorine or carbon to change the work function of the metal film of the doped portion. The metal film is patterned to form metal gate electrodes having different work functions.

상기 불순물들이 불소인 경우에, 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 감소시키는 것을 포함할 수 있다.When the impurities are fluorine, changing the work function of the metal film may include reducing the work function of the metal film.

상기 불순물들이 불소인 경우에, 상기 금속막은 실리콘의 충만대 에지(valence band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다. 바람직하게는 상기 금속막은 탄탈륨 질화막으로 형성될 수 있다. 상기 탄탈륨 질화막은 화학기상증착 공정에 의하여 형성될 수 있다.In the case where the impurities are fluorine, the metal film may be formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the valence band edge of silicon. Preferably, the metal film may be formed of a tantalum nitride film. The tantalum nitride film may be formed by a chemical vapor deposition process.

한편, 상기 불순물들이 탄소인 경우에, 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 증가시키는 것을 포함할 수 있다.Meanwhile, when the impurities are carbon, changing the work function of the metal film may include increasing the work function of the metal film.

상기 불순물들이 탄소인 경우에, 상기 금속막은 실리콘의 가전대 에지(conduction band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다.When the impurities are carbon, the metal film may be formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the conduction band edge of silicon.

다른 실시예에서, 상기 반도체 소자의 제조방법은 앤모스 영역 및 피모스 영역을 갖는 반도체 기판 상에 금속막을 형성하는 것을 구비한다. 상기 금속막에 불소 또는 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킨다. 상기 금속막을 패터닝하여 상기 앤모스 영역 및 상기 피모스 영역에 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성한다.In another embodiment, the method of manufacturing the semiconductor device includes forming a metal film on a semiconductor substrate having an NMOS region and a PMOS region. The metal film is selectively doped with one impurity selected from fluorine or carbon to change the work function of the metal film of the doped portion. The metal layer is patterned to form metal gate electrodes having different work functions in the NMOS region and the PMOS region.

상기 불순물들을 선택적으로 도핑하는 것은 상기 앤모스 영역의 상기 금속막에 불소를 도핑하는 것을 포함할 수 있다. 이 경우에, 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 감소시키는 것을 포함할 수 있다.Selectively doping the impurities may include doping fluorine in the metal layer of the NMOS region. In this case, changing the work function of the metal film may include reducing the work function of the metal film.

상기 불순물들이 불소인 경우에, 상기 금속막은 실리콘의 충만대 에지(valence band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다. 바람직하게는, 상기 금속막은 탄탈륨 질화막으로 형성될 수 있다.In the case where the impurities are fluorine, the metal film may be formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the valence band edge of silicon. Preferably, the metal film may be formed of a tantalum nitride film.

한편, 상기 불순물들을 선택적으로 도핑하는 것은 상기 피모스 영역의 상기 금속막에 탄소를 도핑하는 것을 포함할 수 있다. 이 경우에, 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 증가시키는 것을 포함할 수 있다.Meanwhile, selectively doping the impurities may include doping carbon into the metal film of the PMOS region. In this case, changing the work function of the metal film may include increasing the work function of the metal film.

상기 불순물들이 탄소인 경우에, 상기 금속막은 실리콘의 가전대 에지(conduction band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다.When the impurities are carbon, the metal film may be formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the conduction band edge of silicon.

이와는 달리, 상기 불순물들을 선택적으로 도핑하는 것은 상기 앤모스 영역의 상기 금속막에 불소를 선택적 도핑하여 상기 앤모스 영역의 상기 금속막의 일함수를 감소시키는 것과, 상기 피모스 영역의 상기 금속막에 탄소를 선택적으로 도핑하여 상기 피모스 영역의 상기 금속막의 일함수를 증가시키는 것을 포함할 수 있다.Alternatively, selectively doping the impurities may selectively reduce the work function of the metal film of the NMOS region by selectively doping fluorine in the metal layer of the NMOS region, and carbon in the metal layer of the PMOS region. And selectively doping to increase the work function of the metal film in the PMOS region.

이 경우에, 상기 금속막은 실리콘의 중간 에너지 밴드갭과 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다.In this case, the metal film may be formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the intermediate energy band gap of silicon.

본 발명의 다른 태양에 의하면, 상기 반도체 소자의 제조방법에 의하여 제조된 반도체 소자가 제공된다. According to another aspect of the present invention, a semiconductor device manufactured by the method for manufacturing the semiconductor device is provided.

일실시예에서, 상기 반도체 소자는 앤모스 영역 및 피모스 영역을 갖는 반도체 기판을 구비한다. 상기 앤모스 영역 및 상기 피모스 영역의 반도체 기판 상에 각각 앤모스 금속 게이트 전극 및 피모스 금속 게이트 전극이 배치되되, 상기 금속 게이트 전극들은 동일한 금속막으로 이루어지고 불소 및 탄소 중에서 선택된 하나의 불순물로 선택적으로 도핑되어 서로 다른 일함수를 갖는다.In one embodiment, the semiconductor device includes a semiconductor substrate having an NMOS region and a PMOS region. An NMOS metal gate electrode and a PMOS metal gate electrode are disposed on the semiconductor substrate of the NMOS region and the PMOS region, respectively, wherein the metal gate electrodes are formed of the same metal layer and have one impurity selected from fluorine and carbon. It is optionally doped to have different work functions.

상기 앤모스 금속 게이트 전극은 불소로 도핑되어 도핑되지 않은 상기 피모스 금속 게이트 전극 보다 작은 일함수를 갖을 수 있다. 이 경우에, 상기 금속막은 실리콘의 충만대 에지와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 바람직하게는, 상기 금속막은 탄탈륨 질화막일 수 있다.The NMOS metal gate electrode may have a work function smaller than that of the PMOS metal gate electrode which is doped with fluorine. In this case, the metal film may be a monoatomic metal film or a metal compound film having a work function substantially the same as that of the full zone edge of silicon. Preferably, the metal film may be a tantalum nitride film.

한편, 상기 피모스 금속 게이트 전극은 탄소로 도핑되어 도핑되지 않은 상기 앤모스 금속 게이트 전극 보다 큰 일함수를 갖을 수 있다. 이 경우에, 상기 금속막은 실리콘의 가전대 에지(conduction band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다.Meanwhile, the PMOS metal gate electrode may have a work function greater than that of the NMOS metal gate electrode which is doped with carbon. In this case, the metal film may be a monoatomic metal film or a metal compound film having a work function substantially the same as the conduction band edge of silicon.

더 나아가, 상기 앤모스 게이트 전극은 불소로 도핑되고, 상기 피모스 게이트 전극은 탄소로 도핑될 수 있다. 이 경우에, 상기 금속막은 실리콘의 중간 에너지 밴드갭과 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다.Furthermore, the NMOS gate electrode may be doped with fluorine, and the PMOS gate electrode may be doped with carbon. In this case, the metal film may be a monoatomic metal film or a metal compound film having a work function substantially the same as the intermediate energy band gap of silicon.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

반도체 소자의 제조 공정에 사용되는 금속막들은 그들의 증착방법에 따라서 다른 일함수를 갖는 것으로 알려져 있다. 본 발명자들은 이를 확인하기 위하여 씨모스 소자의 금속 게이트 전극 재료로써 널리 연구되고 있는 탄탈륨 질화막을 다른 증착 방법들에 의하여 증착하고, 증착된 탄탈륨 질화막들의 일함수를 측정하였다. 또한, 증착방법에 따른 일함수 차이의 원인을 알아보기 위하여 상기 탄탈륨 질화막의 성분을 분석하였다.Metal films used in the manufacturing process of semiconductor devices are known to have different work functions depending on their deposition methods. To confirm this, the inventors deposited a tantalum nitride film, which is widely studied as a metal gate electrode material of a CMOS device, by other deposition methods, and measured the work function of the deposited tantalum nitride films. In addition, the components of the tantalum nitride film were analyzed to determine the cause of the work function difference according to the deposition method.

도 1은 증착방법에 따른 탄탈륨 질화막들의 일함수를 나타낸 그래프이다. 도 1에 있어서, 상기 탄탈륨 질화막들은 각각 물리 기상증착(PVD)법, 원자층기상증착(ALD)법 및 화학 기상증착(CVD)법에 의하여 형성되었다. 상기 PVD법은 질소(N2) 및 아르곤(Ar) 분위기의 스퍼터링 장비 내에서 탄탈륨 타겟을 사용하여 수행되었다. 상기 ALD법 및 상기 CVD법은 탄탈륨 전구체로써 터셔리아밀이미도-트리스-디메틸아미도탄탈륨(Tertiaryamylimido-Tris-Dime thylamidotantalum; TAIMATA; Ta (NC(CH3)2C2H5)(N(CH3)2)3)을 사용하고, 반응가스로써 암모니아(NH3) 가스를 사용하여 수행되었다. 또한, 250℃ 및 500℃의 증착온도에서 각각 수행되었다.1 is a graph showing the work function of tantalum nitride films according to the deposition method. In FIG. 1, the tantalum nitride films were formed by physical vapor deposition (PVD), atomic layer vapor deposition (ALD), and chemical vapor deposition (CVD), respectively. The PVD method was performed using a tantalum target in a sputtering apparatus of nitrogen (N 2) and argon (Ar) atmospheres. The ALD method and the CVD method are tertiary amylimido-Tris-Dime thylamidotantalum (TAIMATA; Ta (NC (CH 3 ) 2 C 2 H 5 ) (N (CH)) as a tantalum precursor. 3 ) 2 ) 3 ) and ammonia (NH 3 ) gas as the reaction gas. In addition, it was carried out at the deposition temperature of 250 ℃ and 500 ℃, respectively.

도 1을 참조하면, PVD법에 의하여 증착된 탄탈륨 질화막은 약 4.3eV의 일함수를 갖는 것으로 측정되었으며, ALD법에 의하여 증착된 탄탈륨 질화막(이하 'ALD-탄탈륨 질화막'이라 한다.)은 약 4.5eV의 일함수를 갖는 것으로 측정되었다. 한편, CVD법에 의하여 증착된 탄탈륨 질화막(이하 'CVD-탄탈륨 질화막'이라 한다.)은 약 4.8eV의 일함수를 갖는 것으로 측정되었다. 도 1에 나타낸 바와 같이 탄탈륨 질화막이 증착방법에 따라 다른 일함수를 갖는 원인은 막 내에 존재하는 불순물들의 전기음성도(electronegativity) 차이 때문인 것으로 판단된다. 일반적으로, 불순물에 따른 금속막의 일함수 변화는 금속막을 구성하는 성분 원자와 침입형 원 자(interstitial atom)로써 도입되는 불순물 간의 분극(polarization)에 기인한다. 즉, 금속막 내의 불순물들이 큰 전기음성도를 갖는 경우에 금속막을 구성하는 성분 원자는 양으로 대전되고(positively charged), 이로 인하여 금속막의 일함수는 감소된다. 불순물의 전기음성도 차이에 따른 금속막의 일함수 변화는 고토(Gotoh)등에 의하여 보고된 논문(Yasuhito Gotoh et al., Measurement of work function of transition metal nitride and carbide thin films, J. Vac. Sci, B 21(4), Jul/Aug 2003.)에 개시되어 있다. 상기 논문에 의하면, 질소 보다 작은 전기음성도를 갖는 탄소를 함유하는 탄탈륨 카바이드막의 일함수가 탄탈륨 질화막의 일함수 보다 큰 것으로 보고되고 있다. Referring to FIG. 1, the tantalum nitride film deposited by the PVD method was measured to have a work function of about 4.3 eV, and the tantalum nitride film deposited by the ALD method (hereinafter referred to as an 'ALD-tantalum nitride film') was about 4.5. It was determined to have a work function of eV. On the other hand, the tantalum nitride film deposited by the CVD method (hereinafter referred to as 'CVD-tantalum nitride film') was measured to have a work function of about 4.8 eV. As shown in FIG. 1, it is determined that the cause of the tantalum nitride film having a different work function according to the deposition method is due to the difference in electronegativity of the impurities present in the film. In general, the change in the work function of a metal film due to impurities is due to polarization between component atoms constituting the metal film and impurities introduced as interstitial atoms. That is, when the impurities in the metal film have a large electronegativity, the component atoms constituting the metal film are positively charged, thereby reducing the work function of the metal film. The work function change of the metal film according to the difference of electronegativity of impurities is reported by Gotoh et al., Measurement of work function of transition metal nitride and carbide thin films, J. Vac. Sci, B 21 (4), Jul / Aug 2003.). According to the above paper, the work function of a tantalum carbide film containing carbon having an electronegativity lower than nitrogen is reported to be larger than that of the tantalum nitride film.

도 2a 및 도 2b는 증착방법에 따른 탄탈륨 질화막들의 AES(Auger Electron Spectroscopy) 분석 결과를 나타낸 그래프들이다. 도 2a는 ALD-탄탈륨 질화막의 AES 분석결과이고, 도 2b는 CVD-탄탈륨 질화막의 AES 분석결과이다.2A and 2B are graphs showing the results of Auger Electron Spectroscopy (AES) analysis of tantalum nitride films according to a deposition method. 2A is an AES analysis result of an ALD-tantalum nitride film, and FIG. 2B is an AES analysis result of a CVD-tantalum nitride film.

도 2a 및 도 2b를 참조하면, ALD-탄탈륨 질화막 내에 불순물로써 존재하는 탄소 및 산소의 함량은 각각 약 4.2 atom.% 및 약 14.2 atom.% 로 분석되었다. 한편, CVD-탄탈륨 질화막 내에 불순물로써 존재하는 탄소 및 산소의 함량은 각각 약 8.7 atom.% 및 약 1.2 atom.%로 나타났다. 즉, 탄소의 경우 ALD-탄탈륨 질화막 보다 CVD-탄탈륨 질화막 내에 더 많이 포함되어 있는 것으로 나타났으며, 산소의 경우 CVD-탄탈륨 질화막 보다 ALD-탄탈륨 질화막 내에 더 많이 포함되어 있는 것으로 나타났다. 2A and 2B, the contents of carbon and oxygen present as impurities in the ALD-tantalum nitride film were analyzed to be about 4.2 atom% and about 14.2 atom%, respectively. On the other hand, the contents of carbon and oxygen present as impurities in the CVD-tantalum nitride film were about 8.7 atom.% And about 1.2 atom.%, Respectively. That is, carbon was found to be contained more in the CVD- tantalum nitride film than ALD- tantalum nitride film, and oxygen was found to be contained more in the ALD- tantalum nitride film than CVD- tantalum nitride film.

도 1, 도 2a 및 도 2b에서, 불순물로써 탄소를 더 많이 함유하고 있는 CVD- 탄탈륨 질화막의 일함수가 불순물로써 산소를 더 많이 함유하고 있는 ALD-탄탈륨 질화막의 일함수 보다 큰 이유는 탄소와 산소의 전기음성도 차이로 설명될 수 있다. 탄소는 2.5의 전기음성도를 갖는 반면, 산소는 그보다 큰 3.5의 전기음성도를 갖는다. 즉, 상기 CVD-탄탈륨 질화막의 일함수가 상기 ALD-탄탈륨 질화막의 일함수 보다 큰 이유는 상술한 바와 같이 작은 전기음성도를 갖는 탄소를 많이 함유하고 있기 때문이다. 이와는 반대로, 상기 ALD-탄탈륨 질화막이 작은 일함수를 갖는 이유는 큰 전기음성도를 갖는 산소를 많이 함유하고 있기 때문이다.1, 2A and 2B, the work function of the CVD-tantalum nitride film containing more carbon as an impurity is larger than the work function of the ALD-tantalum nitride film containing more oxygen as an impurity. Can be explained by the difference. Carbon has an electronegativity of 2.5, while oxygen has a greater electronegativity of 3.5. That is, the work function of the CVD-tantalum nitride film is larger than the work function of the ALD-tantalum nitride film because it contains a large amount of carbon having a small electronegativity as described above. On the contrary, the reason why the ALD-tantalum nitride film has a small work function is that it contains a lot of oxygen having a large electronegativity.

이러한 결과들을 바탕으로, 적절한 전기음성도를 갖는 불순물들을 금속막내에 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시키는 경우에 단순한 공정에 의하여 씨모스 소자의 이중 일함수 금속 게이트 전극들을 형성할 수 있을 것이다. 본 발명에 있어서, 상기 금속막의 일함수를 변화시키는 것은, 상기 금속막의 일함수를 감소시키거나, 이와는 반대로 상기 금속막의 일함수를 증가시키는 것을 포함할 수 있다. 상기 금속막의 일함수를 감소시키는 것은 가장 큰 전기음성도를 갖는 불소를 상기 금속막 내에 선택적으로 도핑하는 것을 포함할 수 있으며, 상기 금속막의 일함수를 증가시키는 것은 상대적으로 작은 전기음성도를 갖는 탄소를 상기 금속막 내에 선택적으로 도핑하는 것을 포함할 수 있다. 또한, 상기 금속막은 순수 금속막(pure metal layer), 즉 단원자 금속막(single atom metal layer) 또는 금속 화합물막(metal compound layer)일 수 있다. 상기 금속 화합물막은 도전성을 갖는 금속 질화막, 금속 산화막 또는 금속 실리사이드막일 수 있다.Based on these results, the dual work function metal gate electrodes of the CMOS element can be formed by a simple process in the case of changing the work function of the metal film of the doped portion by selectively doping impurities with appropriate electronegativity into the metal film. Will be able to form. In the present invention, changing the work function of the metal film may include reducing the work function of the metal film, or conversely, increasing the work function of the metal film. Reducing the work function of the metal film may include selectively doping fluorine having the largest electronegativity in the metal film, and increasing the work function of the metal film may include carbon having a relatively small electronegativity. It may include selectively doping into the metal film. In addition, the metal film may be a pure metal layer, that is, a single atom metal layer or a metal compound layer. The metal compound film may be a conductive metal nitride film, metal oxide film, or metal silicide film.

도 3 내지 도 6은 본 발명의 일실시예에 따른 이중 일함수 금속 게이트 전극 들을 갖는 씨모스 소자의 제조방법을 나타낸 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a CMOS device having dual work function metal gate electrodes according to an exemplary embodiment of the present invention.

도 3을 참조하면, 앤모스 영역(N) 및 피모스 영역(P)을 갖는 반도체 기판(100) 내에 소자 분리막(102)을 형성한다. 상기 소자 분리막(102)은 예를 들어, 얕은 소자 분리(Shallow Trench Isolation;STI) 공정에 의하여 형성될 수 있다. 상기 소자 분리막(102)에 의하여 상기 앤모스 영역(N) 및 상기 피모스 영역(P)에 각각 앤모스 활성영역(104N) 및 피모스 활성영역(104P)이 한정된다. 상기 앤모스 활성영역(104N) 및 상기 피모스 활성영역(104P) 내에는 통상의 씨모스 웰 형성 공정에 의하여 각각 피-웰(P-well) 및 앤-웰(N-well)이 형성될 수 있다. Referring to FIG. 3, an isolation layer 102 is formed in a semiconductor substrate 100 having an N-MOS region N and a P-MOS region P. Referring to FIG. The device isolation layer 102 may be formed by, for example, a shallow trench isolation (STI) process. The NMOS active region 104N and the PMOS active region 104P are defined in the NMOS region N and the PMOS region P, respectively, by the device isolation layer 102. P-wells and N-wells may be formed in the NMOS active region 104N and the PMOS active region 104P by a conventional CMOS well forming process, respectively. have.

상기 소자 분리막(102)을 갖는 상기 반도체 기판(100)의 전면에 게이트 절연막(106)이 형성된다. 상기 게이트 절연막(106) 실리콘 산화막, 실리콘 산질화막 또는 고유전막으로 형성될 수 있다. 상기 고유전막은 알루미늄 산화막(Aluminium oxide layer), 하프늄 산화막(Hafnium oxide layer), 지르코늄 산화막(Zirconium oxide layer), 란타늄 산화막(Lantanium oxide layer), 하프늄 실리콘 산화막(Hafnium silicate layer), 하프늄 알루미늄 산화막(Hafnium Aluminium oxide layer), 티타늄 산화막(Titanium oxide layer) , 탄탄륨 산화막(Tantalum oxide layer) 또는 이들의 조합에 의한 적층막일 수 있다. 상기 게이트 절연막(106)은 CVD법 또는 ALD법에 의하여 증착되거나 열산화법에 의하여 성장될 수 있다.The gate insulating layer 106 is formed on the entire surface of the semiconductor substrate 100 having the device isolation layer 102. The gate insulating layer 106 may be formed of a silicon oxide layer, a silicon oxynitride layer, or a high dielectric layer. The high-k dielectric layer includes an aluminum oxide layer, a hafnium oxide layer, a zirconium oxide layer, a lanthanum oxide layer, a hafnium silicate layer, and a hafnium aluminum oxide layer. It may be a laminate film by an aluminum oxide layer, a titanium oxide layer, a tantalum oxide layer, or a combination thereof. The gate insulating layer 106 may be deposited by CVD or ALD or grown by thermal oxidation.

상기 소자 분리막(102) 상에 금속막(108)이 형성된다. 본 실시예에서, 상기 금속막(108)은 피형 도핑된 실리콘(P-type doped silicon)의 일함수와 유사한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다. 즉, 상기 금속 막(108)은 실리콘의 충만대 에지에 근접하는(approaching) 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 상기 금속막(108)은 별도의 조정을 거치지 않고 피모스 트랜지스터의 게이트 전극으로써 적합한 일함수를 갖는다. 예를 들어, 상기 금속막(108)은 약 4.8 내지 5.1eV의 일함수를 가질 수 있다. 이 경우에, 상기 금속막(108)은 니켈막(Nickel layer), 루테늄 옥사이드막(Ruthenium oxide layer), 몰리브데늄 질화막(Molybdenium nitride layer),탄탈륨 질화막(Tantalum nitride layer), 몰리브데늄 실리사이드막(Molybdenium silicide layer) 또는 탄탈륨 실리사이드막(Tantalum silicide layer)일 수 있으며 이에 한정되지 않는다. 바람직하게는, 상기 금속막(108)은 CVD법에 의하여 증착된 탄탈륨 질화막(Tantalum nitride layer)일 수 있다. The metal film 108 is formed on the device isolation layer 102. In the present embodiment, the metal film 108 may be formed of a monoatomic metal film or a metal compound film having a work function similar to the work function of P-type doped silicon. That is, the metal film 108 may be a monoatomic metal film or a metal compound film having a work function approaching the full zone edge of silicon. The metal film 108 has a work function suitable as a gate electrode of a PMOS transistor without further adjustment. For example, the metal film 108 may have a work function of about 4.8 to 5.1 eV. In this case, the metal film 108 may include a nickel layer, a ruthenium oxide layer, a molybdenum nitride layer, a tantalum nitride layer, and a molybdenum silicide layer. (Molybdenium silicide layer) or tantalum silicide layer (Tantalum silicide layer), but is not limited thereto. Preferably, the metal film 108 may be a tantalum nitride layer deposited by CVD.

도 4를 참조하면, 상기 금속막(108) 상에 버퍼막(110)이 형성될 수 있다. 상기 버퍼막(110)은 후속의 이온주입 공정 중에 상기 금속막(108)이 손상되는 것을 방지하기 위하여 형성될 수 있다. 상기 버퍼막(110)은 폴리실리콘막, 실리콘 산화막 또는 이들의 적층막으로 형성될 수 있다. 이후, 상기 버퍼막(110) 상에 상기 앤모스 영역(N)을 노출시키고, 상기 피모스 영역(P)을 덮는 마스크 패턴(112)을 형성한다. 상기 마스크 패턴(112)은 포토레지스트 패턴으로 형성될 수 있다. 상기 마스크 패턴(112)을 이온주입마스크로 사용하여 상기 앤모스 영역(N)의 상기 금속막(108) 내에 불소 이온들(114)을 주입한다. 그 결과, 상기 앤모스 영역(N) 상부에 불소 도핑된 금속막(F-doped metal layer;109)이 형성된다. 예를 들어, 상기 금속막(108)이 탄탈륨 질화막인 경우에, 상기 불소 도핑된 금속막(109)은 불소 도 핑된 탄탈륨 질화막일 수 있다. 불소는 4.0의 가장 큰 전기음성도를 갖는다. 따라서, 상술한 바와 같이, 상기 금속막(109) 내에 불순물로써 존재하는 상기 불소는 상기 금속막(108)의 일함수를 감소시킨다. 상기 불소 도핑된 금속막(109)의 일함수는 그 내부의 불소 농도에 비례하여 감소할 수 있다. 바람직하게는, 상기 불소 도핑된 금속막(109)은 앤형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 불소 도핑된 금속막(109)은 실리콘의 가전대 에지에 근접하는(approaching) 일함수를 가질 수 있다Referring to FIG. 4, a buffer layer 110 may be formed on the metal layer 108. The buffer film 110 may be formed to prevent the metal film 108 from being damaged during a subsequent ion implantation process. The buffer film 110 may be formed of a polysilicon film, a silicon oxide film, or a stacked film thereof. Subsequently, the NMOS region N is exposed on the buffer layer 110, and a mask pattern 112 covering the PMOS region P is formed. The mask pattern 112 may be formed as a photoresist pattern. Fluorine ions 114 are implanted into the metal layer 108 of the NMOS region N using the mask pattern 112 as an ion implantation mask. As a result, a fluorine doped metal layer 109 is formed on the NMOS region N. For example, when the metal film 108 is a tantalum nitride film, the fluorine doped metal film 109 may be a fluorine doped tantalum nitride film. Fluorine has the highest electronegativity of 4.0. Therefore, as described above, the fluorine present as an impurity in the metal film 109 reduces the work function of the metal film 108. The work function of the fluorine-doped metal film 109 may decrease in proportion to the concentration of fluorine therein. Preferably, the fluorine doped metal layer 109 may have a work function similar to the work function of N-type doped silicon. That is, the fluorine doped metal film 109 may have a work function approaching the edge of the consumer electronics of silicon.

한편, 상기 불소는 이온 주입공정 이외의 다양한 공정에 의하여 상기 금속막(108)내에 도핑될 수 있다. 예를 들어, 상기 불소는 불소를 포함한 가스 분위기에서 상기 금속막(108)을 플라즈마 처리 하거나 열처리 함으로써 상기 앤모스 영역(N)의 상기 금속막(108) 내에 도핑될 수 있다. 이 경우, 상기 버퍼층(110)은 생략될 수 있다. 또한, 상기 마스크 패턴(112)은 실리콘 산화막 또는 실리콘 질화막과 같은 하드 마스크 패턴으로 형성될 수 있다.The fluorine may be doped into the metal film 108 by various processes other than the ion implantation process. For example, the fluorine may be doped in the metal film 108 of the NMOS region N by performing plasma treatment or heat treatment on the metal film 108 in a gas atmosphere containing fluorine. In this case, the buffer layer 110 may be omitted. In addition, the mask pattern 112 may be formed as a hard mask pattern such as a silicon oxide layer or a silicon nitride layer.

도 5를 참조하면, 먼저, 상기 마스크 패턴(112) 및 상기 버퍼막(110)을 제거한다. 상기 마스크 패턴(112)이 포토레지스트 패턴인 경우에 상기 포토레지스트 패턴은 산소 플라즈마를 사용하는 애슁 공정에 의하여 제거될 수 있다. 또한, 상기 버퍼막(110)은 습식식각 공정을 통하여 제거될 수 있다. 다음으로, 상기 불소 도핑된 금속막(109) 및 상기 금속막(108) 상에 추가 도전막(116)을 더 형성할 수 있다. 상기 추가 도전막(116)은 도 3에서 형성된 상기 금속막(108)의 두께가 불충분한 경우에 후속 공정에 의하여 형성되는 게이트 전극이 충분한 높이를 가지도록 하기 위하여 형성될 수 있다. 또한, 게이트 전극의 면저항을 감소시키기 위하여 형성될 수 있다. 따라서, 상기 금속막(108)만으로도 충분한 두께를 확보할 수 있고, 또한 충분히 낮은 면저항을 얻을 수 있다면 상기 추가 도전막(116)은 생략될 수 있다. 상기 추가 도전막(116)은 폴리실리콘막으로 형성되거나, 텅스텐막(W layer) 또는 탄탈륨막(Ta layer)과 같은 내화금속막(refractory metal layer) 또는 내화금속 실리사이드막(refractory metal silicide layer)으로 형성될 수 있다.Referring to FIG. 5, first, the mask pattern 112 and the buffer layer 110 are removed. When the mask pattern 112 is a photoresist pattern, the photoresist pattern may be removed by an ashing process using an oxygen plasma. In addition, the buffer layer 110 may be removed through a wet etching process. Next, an additional conductive layer 116 may be further formed on the fluorine-doped metal layer 109 and the metal layer 108. The additional conductive layer 116 may be formed so that the gate electrode formed by a subsequent process has a sufficient height when the thickness of the metal layer 108 formed in FIG. 3 is insufficient. It can also be formed to reduce the sheet resistance of the gate electrode. Accordingly, the additional conductive film 116 may be omitted if the metal film 108 alone can secure a sufficient thickness and a sufficiently low sheet resistance can be obtained. The additional conductive layer 116 may be formed of a polysilicon layer, or may be a refractory metal layer or a refractory metal silicide layer such as a tungsten layer or a tantalum layer. Can be formed.

도 6을 참조하면, 상기 앤모스 영역(N)의 상기 추가 도전막(116) 및 상기 불소 도핑된 금속막(109)을 차례로 패터닝하여 상기 앤모스 활성영역(104N) 상에 차례로 적층된 앤모스 금속 게이트 전극(109′) 및 추가 도전막 패턴(116′)을 형성한다. 동시에, 상기 피모스 영역(P)의 상기 추가 도전막(116) 및 상기 금속막(108)을 차례로 패터닝하여 상기 피모스 활성영역(104P) 상에 차례로 적층된 피모스 금속 게이트 전극(108′) 및 추가 도전막 패턴(116′)을 형성한다. 상기 추가 도전막(116), 상기 금속막(108) 및 상기 불소 도핑된 금속막(109)을 패터닝하는 것은 통상의 플라즈마 건식 식각공정에 의하여 수행될 수 있다. 이 경우, 차례로 적층된 상기 앤모스 금속 게이트 전극(109′) 및 추가 도전막 패턴(116′)은 앤모스 게이트 패턴을 구성하고, 차례로 적층된 상기 피모스 금속 게이트 전극(108′) 및 추가 도전막 패턴(116′)은 피모스 게이트 패턴을 구성한다. 이 과정에서, 상기 게이트 절연막(106) 역시 식각되어 상기 금속 게이트 전극들(108 ′및 109 ′)에 인접한 상기 반도체 기판(100)의 표면이 노출될 수 있다. Referring to FIG. 6, the additional conductive layer 116 and the fluorine-doped metal layer 109 of the NMOS region N are sequentially patterned, and the NMOS sequentially stacked on the NMOS active region 104N. The metal gate electrode 109 'and the additional conductive film pattern 116' are formed. At the same time, the PMOS metal gate electrode 108 ′ sequentially stacked on the PMOS active region 104P by patterning the additional conductive layer 116 and the metal layer 108 in the PMOS region P in order. And the additional conductive film pattern 116 '. Patterning the additional conductive layer 116, the metal layer 108, and the fluorine-doped metal layer 109 may be performed by a conventional plasma dry etching process. In this case, the NMOS metal gate electrode 109 'and the additional conductive layer pattern 116' that are sequentially stacked constitute an NMOS gate pattern, and the PMOS metal gate electrode 108 'and the additional conductive which are sequentially stacked. The film pattern 116 'constitutes a PMOS gate pattern. In this process, the gate insulating layer 106 may also be etched to expose the surface of the semiconductor substrate 100 adjacent to the metal gate electrodes 108 ′ and 109 ′.

이후, 상기 앤모스 활성영역(104N) 및 상기 피모스 활성영역(104P) 내에 각 각 저농도의 앤형 불순물 이온들 및 피형 불순물 이온들을 주입하고, 스페이서 형성공정을 수행하여 상기 앤모스 및 피모스 게이트 패턴들의 측벽을 덮는 게이트 스페이서(118)를 형성한다. 다음으로, 상기 앤모스 활성영역(104N) 및 상기 피모스 활성영역(104P) 내에 각각 고농도의 앤형 불순물 이온들 및 피형 불순물 이온들을 주입하여 앤모스 소스/드레인들(120N) 및 피모스 소스/드레인(120P)들을 각각 형성한다. Subsequently, the NMOS and PMOS gate patterns are implanted into the NMOS active region 104N and the PMOS active region 104P, respectively, and a spacer forming process is performed. A gate spacer 118 is formed covering the sidewalls of the field. Next, the NMOS active region 104N and the PMOS active region 104P are respectively implanted with high concentrations of N-type impurity ions and C-type impurity ions, respectively, to form NMOS source / drains 120N and PMOS source / drain. Each form 120P.

도 7 내지 도 9는 본 발명의 다른 실시예에 의한 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자의 제조방법을 나타낸 단면도들이다.7 to 9 are cross-sectional views illustrating a method of manufacturing a CMOS device having dual work function metal gate electrodes according to another exemplary embodiment of the present invention.

도 7을 참조하면, 도 1에서 설명된 바와 같은 공정들을 수행하여 반도체 기판(100) 상에 앤모스 활성영역(104N) 및 피모스 활성영역(104P)을 한정하는 소자분리막(102)을 형성하고, 상기 소자분리막(102)을 갖는 반도체 기판(100)의 전면 상에 게이트 절연막(106)을 형성한다. 이후, 상기 게이트 절연막(106) 상에 금속막(208)을 형성한다. 본 실시예에서, 상기 금속막(208)은 앤형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다. 즉, 상기 금속막(208)은 실리콘의 가전대 에지에 근접하는(approaching) 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 상기 금속막(208)은 별도의 조정을 거치지 않고 앤모스 트랜지스터의 게이트 전극으로써 적합한 일함수를 갖는다. 예를 들어, 상기 금속막(208)은 약 4.0 내지 4.3 eV의 일함수를 가질 수 있다. 이 경우에, 상기 금속막(208)은 루테늄막(Ru layer), 지르코늄막(Zr layer), 니오븀막(Nb layer) 또는 탄탈륨막(Ta layer)로 형 성될 수 있으며, 이에 한정되지 않는다. 다음으로, 상기 금속막(208) 상에 버퍼막(110)이 형성될 수 있다. Referring to FIG. 7, the device isolation layer 102 may be formed on the semiconductor substrate 100 to define an NMOS active region 104N and a PMOS active region 104P on the semiconductor substrate 100. The gate insulating layer 106 is formed on the entire surface of the semiconductor substrate 100 having the device isolation layer 102. Thereafter, a metal film 208 is formed on the gate insulating film 106. In the present embodiment, the metal film 208 may be formed of a monoatomic metal film or a metal compound film having a work function similar to the work function of N-type doped silicon. That is, the metal film 208 may be a monoatomic metal film or a metal compound film having a work function approaching the edge of the home appliance of silicon. The metal film 208 has a work function suitable as a gate electrode of an NMOS transistor without further adjustment. For example, the metal film 208 may have a work function of about 4.0 to 4.3 eV. In this case, the metal layer 208 may be formed of a ruthenium layer, a zirconium layer, a niobium layer, or a tantalum layer, but is not limited thereto. Next, a buffer layer 110 may be formed on the metal layer 208.

도 8을 참조하면, 상기 버퍼막(110) 상에 앤모스 영역(N)을 덮고 피모스 영역(P)을 노출시키는 마스크 패턴(212), 예를 들어 포토레지스트 패턴을 형성한다. 이후, 상기 마스크 패턴(212)을 이온주입 마스크로 사용하여 상기 피모스 영역(P)의 상기 금속막(208) 내에 탄소 이온들(214)을 주입한다. 그 결과, 상기 피모스 영역(P) 상부에 탄소 도핑된 금속막(209)이 형성된다. 상술한 바와 같이, 상기 탄소 도핑된 금속막(C-doped metal layer;209) 내에 도핑된 탄소들은 상기 탄소 도핑된 금속막(209)이 상기 금속막(208) 보다 큰 일함수를 갖도록 한다. 상기 탄소 도핑된 금속막(209)의 일함수는 막 내의 탄소 농도에 비례하여 증가할 수 있다. 바람직하게는, 상기 탄소 도핑된 금속막(209)은 피형 도핑된 실리콘(P-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 탄소 도핑된 금속막(209)은 실리콘의 충만대 에지에 근접하는(approaching) 일함수를 가질 수 있다.Referring to FIG. 8, a mask pattern 212, for example, a photoresist pattern, is formed on the buffer layer 110 to cover the NMOS region N and expose the PMOS region P. Referring to FIG. Thereafter, carbon ions 214 are implanted into the metal layer 208 of the PMOS region P using the mask pattern 212 as an ion implantation mask. As a result, a carbon doped metal layer 209 is formed on the PMOS region P. As described above, the doped carbons in the C-doped metal layer 209 allow the carbon doped metal layer 209 to have a larger work function than the metal layer 208. The work function of the carbon doped metal film 209 may increase in proportion to the carbon concentration in the film. Preferably, the carbon doped metal film 209 may have a work function similar to the work function of P-type doped silicon. That is, the carbon doped metal film 209 may have a work function approaching the fullness edge of silicon.

상기 피모스 영역(P) 상부의 상기 금속막(208) 내에 탄소를 도핑하는 것은 당업자에게 공지된 공정들에 의하여 다양한 방법으로 수행될 수 있다. 예를 들어, 도 4에서 설명된 바와 같이, 탄소를 포함하는 가스 분위기에서 상기 금속막(208)을 플라즈마 처리하거나 열처리 함으로서 상기 금속막(208) 내에 선택적으로 탄소를 도핑할 수 있다.Doping carbon into the metal layer 208 on the PMOS region P may be performed by various methods by those skilled in the art. For example, as illustrated in FIG. 4, carbon may be selectively doped into the metal film 208 by plasma treatment or heat treatment of the metal film 208 in a gas atmosphere including carbon.

도 9를 참조하면, 상기 마스크 패턴(212) 및 상기 버퍼막(110)을 제거한 후, 본 발명의 일실시예에서 설명된 공정들을 수행하여 상기 앤모스 영역에 앤모스 게 이트 패턴을 형성하고, 상기 피모스 영역에 피모스 게이트 패턴을 형성한다. 상기 앤모스 게이트 패턴은 상기 앤모스 활성영역(104N) 상에 차례로 적층된 앤모스 금속 게이트 전극(208′) 및 버퍼막 패턴(116′)을 포함할 수 있다. 또한, 상기 피모스 게이트 패턴은 상기 피모스 활성영역(104P) 상에 차례로 적층된 피모스 금속 게이트 전극(209′) 및 버퍼막 패턴(116′)을 포함할 수 있다. Referring to FIG. 9, after removing the mask pattern 212 and the buffer layer 110, the process described in an embodiment of the present invention is performed to form an NMOS gate pattern in the NMOS region. A PMOS gate pattern is formed in the PMOS region. The NMOS gate pattern may include an NMOS metal gate electrode 208 'and a buffer layer pattern 116' sequentially stacked on the NMOS active region 104N. In addition, the PMOS gate pattern may include a PMOS metal gate electrode 209 'and a buffer layer pattern 116' sequentially stacked on the PMOS active region 104P.

도 10 내지 도 13은 본 발명의 또 다른 실시예에 의한 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자의 제조방법을 나타낸 단면도들이다.10 to 13 are cross-sectional views illustrating a method of manufacturing a CMOS device having dual work function metal gate electrodes according to still another embodiment of the present invention.

도 10을 참조하면, 도 1에서 설명된 바와 같은 공정들을 수행하여 반도체 기판(100) 상에 앤모스 활성영역(104N) 및 피모스 활성영역(104P)을 한정하는 소자분리막(102)을 형성하고, 상기 소자분리막(102)을 갖는 반도체 기판(100)의 전면 상에 게이트 절연막(106)을 형성한다. 이후, 상기 게이트 절연막(106) 상에 금속막(308)을 형성한다. 본 실시예에서, 상기 금속막(308)은 도핑되지 않은 실리콘의 진성 페르미 레벨(intrinsic fermi level)과 유사한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성될 수 있다. 즉, 상기 금속막(308)은 실리콘의 중간 에너지밴드갭에 근접하는(approaching) 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 예를 들어, 상기 금속막(308)은 약 4.4 내지 4.7eV의 일함수를 가질 수 있다. 이 경우에, 상기 금속막(308)은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)일 수 있으며, 이에 한정되지 않는다. Referring to FIG. 10, the device isolation layer 102 defining the NMOS active region 104N and the PMOS active region 104P may be formed on the semiconductor substrate 100 by performing processes as described with reference to FIG. 1. The gate insulating layer 106 is formed on the entire surface of the semiconductor substrate 100 having the device isolation layer 102. Thereafter, a metal film 308 is formed on the gate insulating film 106. In this embodiment, the metal film 308 may be formed of a monoatomic metal film or a metal compound film having a work function similar to the intrinsic fermi level of undoped silicon. That is, the metal film 308 may be a monoatomic metal film or a metal compound film having a work function approaching an intermediate energy band gap of silicon. For example, the metal film 308 may have a work function of about 4.4 to 4.7 eV. In this case, the metal film 308 may be a tungsten nitride film WN or a titanium nitride film TiN, but is not limited thereto.

이후, 상기 금속막(308) 상에 버퍼막(110)을 형성할 수 있다. 다음으로, 상기 버퍼막(110) 상에 앤모스 영역(N)을 노출시키고 피모스 영역(P)을 덮는 제1 마 스크 패턴(312)을 형성한다. 상기 제1 마스크 패턴(312)은 포토레지스트 패턴으로 형성될 수 있다. Thereafter, a buffer layer 110 may be formed on the metal layer 308. Next, a first mask pattern 312 is formed on the buffer layer 110 to expose the NMOS region N and cover the PMOS region P. Referring to FIG. The first mask pattern 312 may be formed as a photoresist pattern.

도 11을 참조하면, 상기 제1 마스크 패턴(312)을 이온주입 마스크로 사용하여 상기 앤모스 영역(N) 상부의 상기 금속막(308) 내에 불소 이온들(314)을 주입한다. 그 결과, 상기 앤모스 영역(N) 상부에 불소 도핑된 금속막(309)이 형성된다. 상기 불소 도핑된 금속막(309) 내의 불소는 상기 불소 도핑된 금속막(309)의 일함수를 감소시킨다. 바람직하게는, 상기 불소 도핑된 금속막(309)은 앤형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 불소 도핑된 금속막(309)은 실리콘의 가전대 에지에 근접하는(approaching) 일함수를 가질 수 있다. Referring to FIG. 11, fluorine ions 314 are implanted into the metal layer 308 on the NMOS region N using the first mask pattern 312 as an ion implantation mask. As a result, the fluorine doped metal layer 309 is formed on the NMOS region N. Fluorine in the fluorine-doped metal film 309 reduces the work function of the fluorine-doped metal film 309. Preferably, the fluorine doped metal layer 309 may have a work function similar to the work function of N-type doped silicon. That is, the fluorine doped metal film 309 may have a work function approaching the edge of the consumer electronics of silicon.

도 12를 참조하면, 상기 제1 마스크 패턴(312)을 제거한 후, 상기 피모스 영역(P)을 노출시키고 상기 앤모스 영역(N)을 덮는 제2 마스크 패턴(313)을 형성한다. 상기 제2 마스크 패턴(313) 또한, 포토레지스트 패턴으로 형성될 수 있다. 이후, 상기 제2 마스크 패턴(313)을 이온주입 마스크로 사용하여 상기 피모스 영역(P) 상부의 상기 금속막(308) 내에 탄소 이온들(315)을 주입한다. 그 결과, 상기 피모스 영역(P) 상부에 탄소 도핑된 금속막(310)이 형성된다. 상기 탄소 도핑된 금속막(310) 내의 탄소는 상기 탄소 도핑된 금속막(310)의 일함수를 증가시킨다. 바람직하게는, 상기 탄소 도핑된 금속막(310)은 피형 도핑된 실리콘 (P-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 탄소 도핑된 금속막(310)은 실리콘의 충만대 에지에 근접하는(approaching) 일함수를 가질 수 있다. Referring to FIG. 12, after removing the first mask pattern 312, a second mask pattern 313 is formed to expose the PMOS region P and cover the NMOS region N. Referring to FIG. The second mask pattern 313 may also be formed as a photoresist pattern. Thereafter, carbon ions 315 are implanted into the metal layer 308 on the PMOS region P using the second mask pattern 313 as an ion implantation mask. As a result, the carbon doped metal layer 310 is formed on the PMOS region P. Carbon in the carbon doped metal film 310 increases the work function of the carbon doped metal film 310. Preferably, the carbon doped metal layer 310 may have a work function similar to the work function of P-type doped silicon. That is, the carbon doped metal layer 310 may have a work function approaching the full zone edge of silicon.

도 13을 참조하면, 상기 제2 마스크 패턴(313) 및 상기 버퍼막(110)을 제거한 후, 본 발명의 일실시예에서 설명된 공정들을 수행하여 상기 앤모스 활성영역(104N) 상에 차례로 적층된 앤모스 금속 게이트 전극(309′) 및 버퍼막 패턴(116′)을 형성한다. 동시에, 상기 피모스 활성영역(104P) 상에 차례로 적층된 피모스 금속 게이트 전극(310′) 및 버퍼막 패턴(116′)을 형성한다. 본 발명의 일실시예에서 설명된 바와 같이, 상기 버퍼막 패턴들(116′)은 생략될 수 있다. Referring to FIG. 13, after removing the second mask pattern 313 and the buffer layer 110, the processes described in the embodiment of the present invention are performed to sequentially stack the NMOS active region 104N. The NMOS metal gate electrode 309 'and the buffer film pattern 116'. At the same time, the PMOS metal gate electrode 310 'and the buffer film pattern 116' sequentially stacked on the PMOS active region 104P are formed. As described in the embodiment of the present invention, the buffer layer patterns 116 ′ may be omitted.

상술한 바와 같이, 본 발명의 실시예들에 의하면 반도체 기판 상에 적절한 일함수를 갖는 금속막을 형성하고, 상기 금속막에 선택적으로 가장 큰 전기음성도를 갖는 불소를 도핑하거나, 상대적으로 작은 전기음성도를 갖는 탄소를 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킬 수 있다. 그 결과, 단순한 공정에 의하여 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자를 제조할 수 있다.As described above, according to embodiments of the present invention, a metal film having an appropriate work function is formed on a semiconductor substrate, and the metal film is selectively doped with fluorine having the largest electronegativity or a relatively small electronegativity. Doping carbon having a degree can change the work function of the metal film of the doped portion. As a result, a CMOS device having double work function metal gate electrodes can be manufactured by a simple process.

이하, 본 발명의 실시예들에 씨모스 소자에 대하여 설명하기로 한다.Hereinafter, the CMOS device will be described in embodiments of the present invention.

도 14는 본 발명의 실시예들에 의한 이중 일함수 금속 게이트 전극들을 갖는 씨모스 소자를 설명하기 위한 단면도이다.FIG. 14 is a cross-sectional view illustrating a CMOS device having dual work function metal gate electrodes according to example embodiments. FIG.

도 14를 참조하면, 반도체 기판(100) 내에 소자 분리막(102)이 배치되어, 상기 반도체 기판(100)의 앤모스 영역(N) 및 피모스 영역(P) 내에 각각 앤모스 활성영역(104N) 및 피모스 활성영역(104P)을 한정한다. 상기 앤모스 활성영역(104N) 상에는 앤모스 금속 게이트 전극(NG)이 배치되고, 상기 피모스 활성영역(104P) 상에는 피모스 금속 게이트 전극(PG)이 배치된다. 상기 앤모스 금속 게이트 전극(NG) 및 상기 피모스 금속 게이트 전극(PG)은 게이트 절연막(106)에 의하여 각각 앤모스 활성영역(104N) 및 피모스 활성영역(104P)으로 부터 절연된다. 또한, 상기 앤모스 금속 게이트 전극(NG) 및 상기 피모스 금속 게이트 전극(PG) 상에는 추가도전막 패턴들(116′)이 배치될 수 있다. 상기 앤모스 활성영역(104N) 내에는 상기 앤모스 금속 게이트 전극(NG)에 자기정렬된 앤모스 소스/드레인들(120N)이 배치되고, 상기 피모스 활성영역(104P) 내에는 상기 피모스 금속 게이트 전극(PG)에 자기정렬된 피모스 소스/드레인들(120P)이 배치된다. 상기 앤모스 소스/드레인들(120N)은 아세닉(As), 인(P) 또는 안티모니(Sb)와 같은 앤형 불순물들의 확산층이며, 상기 피모스 소스/드레인들(120P) 붕소(B)와 같은 피형 불순물들의 확산층이다.Referring to FIG. 14, an isolation layer 102 is disposed in the semiconductor substrate 100, and the NMOS active region 104N is disposed in the NMOS region N and the PMOS region P of the semiconductor substrate 100, respectively. And PMOS active region 104P. The NMOS metal gate electrode NG is disposed on the NMOS active region 104N, and the PMOS metal gate electrode PG is disposed on the PMOS active region 104P. The NMOS metal gate electrode NG and the PMOS metal gate electrode PG are insulated from the NMOS active region 104N and the PMOS active region 104P by the gate insulating layer 106, respectively. Further, additional conductive layer patterns 116 ′ may be disposed on the NMOS metal gate electrode NG and the PMOS metal gate electrode PG. An NMOS source / drains 120N self-aligned to the NMOS metal gate electrode NG are disposed in the NMOS active region 104N, and the PMOS metal is disposed in the PMOS active region 104P. PMOS sources / drains 120P self-aligned are disposed on the gate electrode PG. The NMOS source / drains 120N may be a diffusion layer of anneal impurities such as an asic (As), phosphorus (P), or antimony (Sb), and the boron (B) and the PMOS source / drains 120P. It is a diffusion layer of the same corrugated impurities.

상기 앤형 금속 게이트 전극(NG) 및 상기 피형 금속 게이트 전극(PG)은 동일한 금속막으로 이루어지며, 그들 중 적어도 하나는 불순물들로 도핑되어 서로 다른 일함수를 갖는다.The n-type metal gate electrode NG and the to-be-shaped metal gate electrode PG are made of the same metal film, and at least one of them is doped with impurities to have different work functions.

일실시예에서, 상기 금속막(이하, '제1 금속막'이라 한다.)은 피형 도핑된 실리콘(P-type doped silicon)의 일함수와 유사한 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 상기 제1 금속막은 피모스 트랜지스터의 게이트 전극으로써 적합한 일함수를 갖는다. 예를 들어, 상기 제1 금속막은 약 4.8 내지 5.1eV의 일함수를 가질 수 있다. 상기 제1 금속막은 니켈막(Ni layer), 루테늄 옥사이드막(RuO layer), 몰리브데늄 질화막(MoN layer),탄탈륨 질화막(TaN), 몰리브데늄 실리사이드막(MoSi2) 또는 탄탈륨 실리사이드막(TaSi2)일 수 있으며 이에 한정 되지 않는다. 바람직하게는, 상기 제1 금속막은 CVD법에 의하여 증착된 탄탈륨 질화막(TaN)일 수 있다. In one embodiment, the metal film (hereinafter referred to as 'first metal film') is a monoatomic metal film or metal compound film having a work function similar to the work function of P-type doped silicon. Can be. The first metal film has a work function suitable as a gate electrode of a PMOS transistor. For example, the first metal layer may have a work function of about 4.8 to 5.1 eV. The first metal layer may include a nickel layer, a ruthenium oxide layer, a molybdenum nitride layer, a tantalum nitride layer (TaN), a molybdenum silicide layer (MoSi 2 ), or a tantalum silicide layer (TaSi). 2 ) and may not be limited thereto. Preferably, the first metal film may be a tantalum nitride film TaN deposited by CVD.

이 경우에, 상기 피모스 금속 게이트 전극(PG)은 도핑되지 않은 상기 제1 금속막으로 이루어지는 반면, 상기 앤모스 금속 게이트 전극(NG)은 불소 도핑된 상기 제1 금속막으로 이루어 진다. 상기 제1 금속막 내에 도핑된 불소는 상기 제1 금속막의 일함수를 감소시킨다. 바람직하게는, 불소 도핑된 상기 제1 금속막으로 이루어진 상기 앤모스 금속 게이트 전극(NG)은 앤형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 앤모스 금속 게이트 전극(NG)은 실리콘의 가전대 에지에 근접하는(approaching) 일함수를 가질 수 있다.In this case, the PMOS metal gate electrode PG is formed of the undoped first metal film, whereas the NMOS metal gate electrode NG is formed of the fluorine doped first metal film. Fluorine doped in the first metal film reduces the work function of the first metal film. Preferably, the NMOS metal gate electrode NG including the fluorine-doped first metal layer may have a work function similar to that of N-type doped silicon. That is, the NMOS metal gate electrode NG may have a work function approaching the edge of the home appliance of silicon.

다른 실시예에서, 상기 앤모스 금속 게이트 전극(NG) 및 상기 피모스 금속 게이트 전극(PG)을 구성하는 상기 금속막(이하 '제2 금속막'이라 한다.)은 앤형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 상기 제2 금속막은 앤모스 트랜지스터의 게이트 전극으로써 적합한 일함수를 갖는다. 예를 들어, 상기 제2 금속막은 약 4.0 내지 4.3eV의 일함수를 가질 수 있다. 상기 제2 금속막은 루테늄막(Ru layer), 지르코늄막(Zr layer), 니오븀막(Nb layer) 또는 탄탈륨막(Ta layer)일 수 있으며, 이에 한정되지 않는다. In another embodiment, the metal film constituting the NMOS metal gate electrode NG and the PMOS metal gate electrode PG (hereinafter referred to as a “second metal film”) is an anneal doped silicon (N−). It may be a monoatomic metal film or a metal compound film having a work function similar to the work function of (type doped silicon). The second metal film has a work function suitable as a gate electrode of an NMOS transistor. For example, the second metal layer may have a work function of about 4.0 to 4.3 eV. The second metal layer may be a ruthenium layer, a zirconium layer, a niobium layer, or a tantalum layer, but is not limited thereto.

이 경우에, 상기 앤모스 금속 게이트 전극(NG)은 도핑되지 않은 상기 제2 금속막으로 이루어지는 반면, 상기 피모스 금속 게이트 전극(PG)은 탄소 도핑된 상 기 제2 금속막으로 이루어 진다. 상기 제2 금속막 내에 도핑된 탄소는 상기 제2 금속막의 일함수를 증가시킨다. 바람직하게는, 탄소 도핑된 상기 제2 금속막으로 이루어진 상기 피모스 금속 게이트 전극(PG)은 피형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 피모스 금속 게이트 전극(PG)은 실리콘의 충만대 에지에 근접하는(approaching) 일함수를 가질 수 있다. In this case, the NMOS metal gate electrode NG is formed of the undoped second metal film, whereas the PMOS metal gate electrode PG is formed of the carbon-doped second metal film. Carbon doped in the second metal film increases the work function of the second metal film. Preferably, the PMOS metal gate electrode PG formed of the carbon-doped second metal layer may have a work function similar to that of N-type doped silicon. That is, the PMOS metal gate electrode PG may have a work function approaching the full band edge of silicon.

또 다른 실시예에서, 상기 앤모스 금속 게이트 전극(NG) 및 상기 피모스 금속 게이트 전극(PG)을 구성하는 상기 금속막(이하 '제3 금속막'이라 한다.)은 도핑되지 않은 실리콘의 진성 페르미 레벨(intrinsic fermi level)과 유사한 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 즉, 상기 제3 금속막은 실리콘의 중간 에너지밴드갭에 근접하는(approaching) 일함수를 갖는 단원자 금속막 또는 금속 화합물막일 수 있다. 예를 들어, 상기 제3 금속막은 약 4.4 내지 4.7eV의 일함수를 가질 수 있다. 상기 제3 금속막은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)일 수 있으며, 이에 한정되지 않는다. In another embodiment, the metal film constituting the NMOS metal gate electrode NG and the PMOS metal gate electrode PG (hereinafter referred to as a 'third metal film') is intrinsic to undoped silicon. It may be a monoatomic metal film or a metal compound film having a work function similar to the intrinsic fermi level. That is, the third metal film may be a monoatomic metal film or a metal compound film having a work function approaching an intermediate energy band gap of silicon. For example, the third metal layer may have a work function of about 4.4 to 4.7 eV. The third metal film may be a tungsten nitride film WN or a titanium nitride film TiN, but is not limited thereto.

이 경우에, 상기 앤모스 금속 게이트 전극(NG)은 불소 도핑된 상기 제3 금속막으로 이루어지고, 상기 피모스 금속 게이트 전극(PG)은 탄소 도핑된 상기 제3 금속막으로 이루어진다. 바람직하게는, 불소 도핑된 상기 제3 금속막으로 이루어진 상기 앤모스 금속 게이트 전극(NG)은 앤형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 앤모스 금속 게이트 전극(NG)은 실리콘의 가전대 에지에 근접하는(approaching) 일함수를 가질 수 있다. 또한, 탄소 도핑된 상기 제3 금속막으로 이루어진 상기 피모스 금속 게이트 전극(PG)은 피형 도핑된 실리콘(N-type doped silicon)의 일함수와 유사한 일함수를 가질 수 있다. 즉, 상기 피모스 금속 게이트 전극(PG)은 실리콘의 충만대 에지에 근접하는(approaching) 일함수를 가질 수 있다.In this case, the NMOS metal gate electrode NG is formed of the third metal film fluorine-doped, and the PMOS metal gate electrode PG is formed of the third metal film carbon-doped. Preferably, the NMOS metal gate electrode NG formed of the fluorine-doped third metal layer may have a work function similar to that of N-type doped silicon. That is, the NMOS metal gate electrode NG may have a work function approaching the edge of the home appliance of silicon. In addition, the PMOS metal gate electrode PG including the carbon-doped third metal layer may have a work function similar to the work function of N-type doped silicon. That is, the PMOS metal gate electrode PG may have a work function approaching the full band edge of silicon.

상술한 바와 같이 본 발명에 의하면 단순한 공정에 의하여 씨모스 소자에 적합한 일함수를 갖는 이중 일함수 금속 게이트 전극들 갖는 반도체 소자를 제조할 수 있다.As described above, according to the present invention, a semiconductor device having double work function metal gate electrodes having a work function suitable for the CMOS device can be manufactured by a simple process.

Claims (51)

반도체 기판 상에 금속막을 형성하고,Forming a metal film on the semiconductor substrate, 상기 금속막에 불소 및 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시키고,Selectively doping an impurity selected from fluorine and carbon into the metal film to change the work function of the metal film of the doped portion; 상기 금속막을 패터닝하여 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성하는 것을 포함하는 반도체 소자의 제조방법.Patterning the metal film to form metal gate electrodes having different work functions. 제 1 항에 있어서,The method of claim 1, 상기 불순물은 불소인 것을 특징으로 하는 반도체 소자의 제조방법.The impurity is a manufacturing method of a semiconductor device, characterized in that the fluorine. 제 2 항에 있어서, The method of claim 2, 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 감소시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Changing the work function of the metal film comprises reducing the work function of the metal film. 제 2 항에 있어서, The method of claim 2, 상기 금속막은 실리콘의 충만대 에지(valence band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the valence band edge of silicon. 제 4 항에 있어서, The method of claim 4, wherein 상기 금속막은 탄탈륨 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed of a tantalum nitride film. 제 5 항에 있어서, The method of claim 5, wherein 상기 탄탈륨 질화막은 화학기상증착 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The tantalum nitride film is a method of manufacturing a semiconductor device, characterized in that formed by a chemical vapor deposition process. 제 1 항에 있어서, The method of claim 1, 상기 불순물은 탄소인 것을 특징으로 하는 반도체 소자의 제조방법.The impurity is a manufacturing method of a semiconductor device, characterized in that the carbon. 제 7 항에 있어서, The method of claim 7, wherein 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 증가시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Changing the work function of the metal film comprises increasing the work function of the metal film. 제 7 항에 있어서, The method of claim 7, wherein 상기 금속막은 실리콘의 가전대 에지(conduction band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed of a monoatomic metal film or a metal compound film having a work function substantially the same as a conduction band edge of silicon. 제 1 항에 있어서,The method of claim 1, 상기 불순물을 선택적으로 도핑하는 것은 이온주입법을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively doping the impurity is performed using an ion implantation method. 제 1 항에 있어서,The method of claim 1, 상기 불순물을 선택적으로 도핑하는 것은 불소 또는 탄소를 포함하는 가스 분위기에서 상기 금속막을 플라즈마 처리하거나 열처리 하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively doping the impurity comprises plasma treatment or heat treatment of the metal film in a gas atmosphere containing fluorine or carbon. 앤모스 영역 및 피모스 영역을 갖는 반도체 기판 상에 금속막을 형성하고,Forming a metal film on the semiconductor substrate having an N-MOS region and a P-MOS region, 상기 금속막에 불소 및 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시키고,Selectively doping an impurity selected from fluorine and carbon into the metal film to change the work function of the metal film of the doped portion; 상기 금속막을 패터닝하여 상기 앤모스 영역 및 상기 피모스 영역에 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성하는 것을 포함하는 반도체 소자의 제조방법.Patterning the metal film to form metal gate electrodes having different work functions in the NMOS region and the PMOS region. 제 12 항에 있어서, The method of claim 12, 상기 불순물을 선택적으로 도핑하는 것은 상기 앤모스 영역의 상기 금속막에 불소를 도핑하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively doping the impurity comprises doping fluorine in the metal film in the NMOS region. 제 13 항에 있어서,The method of claim 13, 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 감소시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Changing the work function of the metal film comprises reducing the work function of the metal film. 제 13 항에 있어서,The method of claim 13, 상기 금속막은 실리콘의 충만대 에지(valence band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the valence band edge of silicon. 제 15 항에 있어서,The method of claim 15, 상기 금속막은 탄탈륨 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed of a tantalum nitride film. 제 16 항에 있어서,The method of claim 16, 상기 탄탈륨 질화막은 화학기상 증착공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The tantalum nitride film is a method of manufacturing a semiconductor device, characterized in that formed by a chemical vapor deposition process. 제 12 항에 있어서, The method of claim 12, 상기 불순물을 선택적으로 도핑하는 것은 상기 피모스 영역의 상기 금속막에 탄소를 도핑하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively doping the impurity comprises doping carbon into the metal film in the PMOS region. 제 18 항에 있어서,The method of claim 18, 상기 금속막의 일함수를 변화시키는 것은 상기 금속막의 일함수를 증가시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Changing the work function of the metal film comprises increasing the work function of the metal film. 제 18 항에 있어서,The method of claim 18, 상기 금속막은 실리콘의 가전대 에지(conduction band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed of a monoatomic metal film or a metal compound film having a work function substantially the same as a conduction band edge of silicon. 제 12 항에 있어서,The method of claim 12, 상기 불순물을 선택적으로 도핑하는 것은Selectively doping the impurities 상기 앤모스 영역의 상기 금속막에 불소를 선택적으로 도핑하여 상기 앤모스 영역의 상기 금속막의 일함수를 감소시키고,Selectively doping fluorine into the metal film of the N-MOS region to reduce the work function of the metal film of the N-MOS region, 상기 피모스 영역의 상기 금속막에 탄소를 선택적으로 도핑하여 상기 피모스 영역의 상기 금속막의 일함수를 증가시키는 것을 포함하는 반도체 소자의 제조방법.Selectively doping carbon into the metal film of the PMOS region to increase the work function of the metal film of the PMOS region. 제 21 항에 있어서,The method of claim 21, 상기 금속막은 실리콘의 중간 에너지 밴드갭과 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed of a monoatomic metal film or a metal compound film having a work function substantially the same as the intermediate energy band gap of silicon. 제 12 항에 있어서,The method of claim 12, 상기 불순물을 선택적으로 도핑하는 것은 이온주입법을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively doping the impurity is performed using an ion implantation method. 제 12 항에 있어서, The method of claim 12, 상기 불순물을 선택적으로 도핑하는 것은 불소 또는 탄소를 포함하는 가스 분위기에서 상기 금속막을 플라즈마 처리하거나 열처리 하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively doping the impurity comprises plasma treatment or heat treatment of the metal film in a gas atmosphere containing fluorine or carbon. 제 12 항에 있어서,The method of claim 12, 상기 금속막을 형성하기 전에 상기 반도체 기판 상에 게이트 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.And forming a gate insulating film on the semiconductor substrate before forming the metal film. 제 25 항에 있어서,The method of claim 25, 상기 게이트 절연막은 실리콘 산화막, 실리콘 산질화막 또는 고유전막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the gate insulating film is formed of a silicon oxide film, a silicon oxynitride film, or a high dielectric film. 앤모스 영역 및 피모스 영역을 갖는 반도체 기판 상에 탄탈륨 질화막을 형성하고,Forming a tantalum nitride film on a semiconductor substrate having an N-MOS region and a P-MOS region, 상기 앤모스 영역의 상기 탄탈륨 질화막에 불소를 선택적으로 도핑하여 도핑된 부분의 상기 탄탈륨 질화막의 일함수를 감소시키고,Selectively doping fluorine into the tantalum nitride film in the N-MOS region to reduce the work function of the tantalum nitride film in the doped portion, 상기 탄탈륨 질화막을 패터닝하여 상기 앤모스 영역 및 상기 피모스 영역 상에 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성하는 것을 포함하는 씨모스 소자의 제조방법.Patterning the tantalum nitride film to form metal gate electrodes having different work functions on the NMOS region and the PMOS region. 제 27 항에 있어서,The method of claim 27, 상기 탄탈륨 질화막은 화학기상 증착공정에 의하여 형성되는 것을 특징으로 하는 씨모스 소자의 제조방법.The tantalum nitride film is a method of manufacturing a CMOS device, characterized in that formed by a chemical vapor deposition process. 제 27 항에 있어서,The method of claim 27, 상기 불소들을 선택적으로 도핑하는 것은,Selectively doping the fluorine, 상기 피모스 영역을 덮고 상기 앤모스 영역을 노출시키는 마스크 패턴을 형성하고,Forming a mask pattern covering the PMOS region and exposing the NMOS region, 상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 앤모스 영역의 상기 탄탈륨 질화막에 불소 이온들을 주입하는 것을 포함하는 씨모스 소자의 제조방법.And implanting fluorine ions into the tantalum nitride film in the NMOS region using the mask pattern as an ion implantation mask. 제 29 항에 있어서,The method of claim 29, 상기 마스크 패턴을 형성하기 전에 버퍼막을 형성하는 것을 더 포함하는 씨모스 소자의 제조방법.And forming a buffer film before forming the mask pattern. 제 30 항에 있어서,The method of claim 30, 상기 버퍼막은 폴리실리콘막, 실리콘 산화막 또는 이들의 조합에 의한 적층막으로 형성되는 것을 특징으로 하는 씨모스 소자의 제조방법.The buffer film is a method of manufacturing a CMOS device, characterized in that formed of a laminated film by a polysilicon film, a silicon oxide film or a combination thereof. 제 27 항에 있어서,The method of claim 27, 상기 불소들을 선택적으로 도핑하는 것은Selectively doping the fluorides 상기 피모스 영역을 덮고 상기 앤모스 영역을 노출시키는 마스크 패턴을 형성하고,Forming a mask pattern covering the PMOS region and exposing the NMOS region, 불소를 포함하는 가스 분위기에서 상기 탄탈륨 질화막을 플라즈마 처리하거나 열처리 하는 것을 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.Plasma treatment or heat treatment of the tantalum nitride film in a gas atmosphere containing fluorine. 제 27 항에 있어서,The method of claim 27, 상기 탄탈륨 질화막을 형성하기 전에 상기 반도체 기판 상에 게이트 절연막을 형성하는 것을 더 포함하는 씨모스 소자의 제조방법.And forming a gate insulating film on the semiconductor substrate before forming the tantalum nitride film. 제 33 항에 있어서,The method of claim 33, wherein 상기 게이트 절연막은 실리콘 산화막, 실리콘 산질화막 또는 고유전막으로 형성되는 것을 특징으로 하는 씨모스 소자의 제조방법.And the gate insulating film is formed of a silicon oxide film, a silicon oxynitride film, or a high dielectric film. 제 27 항에 있어서,The method of claim 27, 상기 탄탈륨 질화막을 패터닝하기 전에 상기 탄탈륨 질화막 상에 추가 도전막을 형성하는 것을 더 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.And forming an additional conductive film on the tantalum nitride film before patterning the tantalum nitride film. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 추가 도전막은 폴리실리콘막 또는 추가 금속막으로 형성되는 것을 특징으로 하는 씨모스 소자의 제조방법.And the additional conductive film is formed of a polysilicon film or an additional metal film. 앤모스 영역 및 피모스 영역을 갖는 반도체 기판;A semiconductor substrate having an N-MOS region and a PMOS region; 상기 앤모스 영역 및 상기 피모스 영역의 반도체 기판 상에 각각 배치되되, 동일한 금속막으로 이루어지고 서로 다른 일함수를 갖도록 불소 및 탄소 중에서 선택된 하나의 불순물로 선택적으로 도핑된 앤모스 금속 게이트 전극 및 피모스 금속 게이트 전극을 포함하는 반도체 소자.And an NMOS metal gate electrode and a P on the semiconductor substrate of the NMOS region and the PMOS region, each of which is made of the same metal film and selectively doped with one impurity selected from fluorine and carbon to have different work functions A semiconductor device comprising a MOS metal gate electrode. 제 37 항에 있어서,The method of claim 37, 상기 앤모스 금속 게이트 전극은 불소로 도핑되어 도핑되지 않은 상기 피모스 금속 게이트 전극 보다 작은 일함수를 갖는 것을 특징으로 하는 반도체 소자.And the NMOS metal gate electrode has a work function smaller than that of the PMOS metal gate electrode which is doped with fluorine. 제 38 항에 있어서,The method of claim 38, 상기 금속막은 실리콘의 충만대 에지와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막인 것을 특징으로 하는 반도체 소자.And the metal film is a monoatomic metal film or a metal compound film having a work function substantially the same as that of the full band edge of silicon. 제 39 항에 있어서,The method of claim 39, 상기 금속막은 탄탈륨 질화막인 것을 특징으로 하는 반도체 소자.The metal film is a tantalum nitride film. 제 37 항에 있어서, The method of claim 37, 상기 피모스 금속 게이트 전극은 탄소로 도핑되어 도핑되지 않은 상기 앤모스 금속 게이트 전극 보다 큰 일함수를 갖는 것을 특징으로 하는 반도체 소자. And the PMOS metal gate electrode has a work function larger than that of the NMOS metal gate electrode which is doped with carbon. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 금속막은 실리콘의 가전대 에지(conduction band edge)와 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막인 것을 특징으로 하는 반도체 소자.And the metal film is a monoatomic metal film or a metal compound film having a work function substantially the same as a conduction band edge of silicon. 제 37 항에 있어서, The method of claim 37, 상기 앤모스 게이트 전극은 불소로 도핑되고, 상기 피모스 게이트 전극은 탄소로 도핑된 것을 특징으로 하는 반도체 소자.And the PMOS gate electrode is doped with carbon, and the NMOS gate electrode is doped with carbon. 제 43 항에 있어서,The method of claim 43, 상기 금속막은 실리콘의 중간 에너지 밴드갭과 실질적으로 동일한 일함수를 갖는 단원자 금속막 또는 금속 화합물막인 것을 특징으로 하는 반도체 소자.And the metal film is a monoatomic metal film or a metal compound film having a work function substantially the same as the intermediate energy band gap of silicon. 제 37 항에 있어서,The method of claim 37, 상기 금속 게이트 전극들 및 상기 반도체 기판 사이에 개재된 게이트 절연막을 더 포함하는 반도체 소자.And a gate insulating layer interposed between the metal gate electrodes and the semiconductor substrate. 제 45 항에 있어서,The method of claim 45, 상기 게이트 절연막은 실리콘 산화막, 실리콘 산질화막 또는 고유전막인 것을 특징으로 하는 반도체 소자.The gate insulating film is a semiconductor device, characterized in that the silicon oxide film, silicon oxynitride film or high dielectric film. 앤모스 영역 및 피모스 영역을 갖는 반도체 기판;A semiconductor substrate having an N-MOS region and a PMOS region; 상기 피모스 영역 상에 배치되고 탄탈륨 질화막으로 이루어진 피모스 금속 게이트 전극;및A PMOS metal gate electrode disposed on the PMOS region and formed of a tantalum nitride film; and 상기 앤모스 영역 상에 배치되고 불소 도핑된 탄탈륨 질화막으로 이루어진 앤모스 금속 게이트 전극을 포함하는 씨모스 소자.And an MOS metal gate electrode disposed on the NMOS region and formed of a fluorine-doped tantalum nitride film. 제 47 항에 있어서,The method of claim 47, 상기 금속 게이트 전극들 및 상기 반도체 기판 사이에 개재된 게이트 절연막 을 더 포함하는 씨모스 소자.And a gate insulating layer interposed between the metal gate electrodes and the semiconductor substrate. 제 48 항에 있어서,49. The method of claim 48 wherein 상기 게이트 절연막은 실리콘 산화막, 실리콘 산질화막 또는 고유전막인 것을 특징으로 하는 씨모스 소자.And the gate insulating film is a silicon oxide film, a silicon oxynitride film, or a high dielectric film. 제 47 항에 있어서,The method of claim 47, 상기 금속 게이트 전극들 상에 배치된 추가 도전막 패턴들을 더 포함하는 씨모스 소자.The CMOS device further includes additional conductive layer patterns disposed on the metal gate electrodes. 제 50 항에 있어서,51. The method of claim 50, 상기 추가 도전막 패턴들은 폴리실리콘막 패턴들 또는 추가 금속막 패턴들인 것을 특징으로 하는 씨모스 소자.And the additional conductive layer patterns are polysilicon layer patterns or additional metal layer patterns.
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