KR20030093803A - Method for fabricating semiconductor device having dual threshold voltage - Google Patents

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KR20030093803A
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Abstract

PURPOSE: A method for manufacturing a semiconductor device with dual threshold voltage is provided to be capable of restraining short channel effect and punch-through by heavily doping threshold voltage ions into a channel region of a cell region. CONSTITUTION: A gate oxide layer(22) is formed on a semiconductor substrate(21) defined by a cell region(I) and a peripheral region(II). A conductive layer(23) is formed on the gate oxide layer(22). A mask is formed on the resultant structure so as to selectively open the cell region(I). Fluorine ions are selectively implanted to the exposed conductive layer(23) of the cell region(I). After removing the mask, the fluorine ions implanted to the conductive layer are activated. Then, gate electrodes are formed on the cell and peripheral region by etching the conductive layer.

Description

듀얼 문턱전압을 갖는 반도체소자의 제조 방법{Method for fabricating semiconductor device having dual threshold voltage} A method for manufacturing a semiconductor device having a dual threshold voltage {Method for fabricating semiconductor device having dual threshold voltage}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 듀얼 문턱전압을 갖는 반도체소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device having to be dual threshold voltage relates to a method for producing a semiconductor device.

최근에 고집적 반도체소자가 요구됨에 따라 MOSFET의 게이트길이가 매우 작아지고 있다. Recently, the gate length of the MOSFET is becoming very small, as the integrated semiconductor device is required to. 특히 pMOSFET에서, 고농도의 n형 불순물이 도핑된 폴리실리콘막, 즉 n + -폴리실리콘막을 게이트전극으로 사용하는 경우 매몰 채널(buried channel)을 형성하여 숏채널효과(short channel effect)와 같은 문제점이 발생되고 있다. In a particularly pMOSFET, the high-concentration n-type impurity doped polysilicon film, that is n + - When using the gate electrode polysilicon film to form a buried channel (buried channel) is a problem, such as short channel effects (short channel effect) It has been generated.

또한, 주로 nMOSFET인 셀 트랜지스터의 경우 보다 리프레시 타임(refresh time)을 증가시키기 위해 주변회로측 소자에 비해 다소 높은 문턱전압을 갖도록 채널영역에 보다 많은 문턱전압 이온주입(threshold voltage implantation)을 실시하고 있는 있다. Further, in the embodiment primarily than the refresh time (refresh time) to have a slightly higher threshold voltage than the peripheral circuit side element in order to increase higher than in the channel region a threshold voltage ion implantation (threshold voltage implantation) when the nMOSFET of the cell transistor have. 이 경우에도 소자의 크기가 작아지면서 숏채널 효과 및 펀치쓰루(punch through)와 같은 문제점이 나타난다. In this case, even when a problem such as the size of the element and the small As a short-channel effect and punch-through (punch through).

한편, pMOSFET의 경우, n + -폴리실리콘막보다 일함수가 높은 p + -폴리실리콘막을 게이트전극으로 사용하여 표면 채널을 형성하므로써 그 문제점을 해결하고자 하는 연구가 활발하게 진행되고 있지만, 이 경우 p + -폴리실리콘막에서 보론(boron)이게이트산화막을 통해 채널 영역으로 확산되어 문턱전압(V t )을 불안정하게 만드는 문제가 있다. On the other hand, in the case of the pMOSFET, n + - polysilicon film than the work function of the high p + - but a study to solve the problem By forming the surface of the channel by using a polysilicon film as a gate electrode is actively carried out, in which case p + - in the polysilicon film through the boron (boron) yigeyi bit oxide film diffuse into the channel region, there is a problem to create instability in the threshold voltage (V t). 또한, p + -폴리실리콘막에 의한 보론 침투를 방지하기 위해 옥시나이트라이드막(oxynitride)을 게이트산화막으로 사용할 경우 문턱전압이 음의 방향으로 이동하기 때문에 셀트랜지스터의 문턱전압을 0.9V 이상으로 높이기 위해서는 과도하게 이온주입을 실시해야만 하는 문제점이 있다. Further, p + - When using a film (oxynitride) fluoride oxynitride order to avoid boron penetration by a polysilicon film as a gate oxide film and the threshold voltage to increase the threshold voltage of the cell transistor due to movement in the negative direction by more than 0.9V for there is a problem that must be subjected to excessive ion implantation.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 주변회로영역보다 높은 문턱전압을 갖도록 셀영역의 채널영역에 보다 많은 문턱전압 이온주입을 행함에 따른 숏채널 효과 및 펀치쓰루를 억제하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다. The present invention suppresses the short channel effect and punch-through in accordance with one such, works to the channel region than the number of threshold voltage of an ion implantation of the cell area so as to have a higher threshold voltage than the peripheral circuit region devised to solve the problems of the prior art for there is provided a method of manufacturing a semiconductor device suitable.

도 1a 내지 도 1c는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도, Figure 1a to 1c are sectional views illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention,

도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도. Figures 2a to 2c are sectional views illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도. Figures 3a to 3d are sectional views illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명 * Description of the Related Art

21 : 반도체기판 21: a semiconductor substrate

22 : 게이트산화막 22: a gate oxide film

23 : 도우프드 폴리실리콘막 23: dough peudeu polysilicon film

23a : 불소가 주입된 도우프드 폴리실리콘막 23a: Doped Fluoride injection peudeu polysilicon film

23b : 활성화된 도우프드 폴리실리콘막 23b: the active help peudeu polysilicon film

24 : 질화금속막 24: metal nitride film

25 : 저저항 금속막 25: a low-resistance metal film

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 셀영역과 주변회로영역의 정의된 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 도전막을 형성하는 단계, 상기 도전막상에 상기 주변회로영역은 덮고 상기 셀영역은 오픈시키는 마스크를 형성하는 단계, 상기 마스크에 의해 오픈된 상기 셀영역의 상기 도전막내에 불소를 이온주입하는 단계, 상기 마스크를 제거하는 단계, 상기 도전막내에 이온주입된 불소를 상기 셀영역의 게이트산화막까지 확산시키는 단계, 상기 도전막을 식각하여 상기 셀영역과 상기 주변회로영역에 각각 게이트전극을 형성하는 단계, 및 상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인영역을 형성하는 단계를 포함함을 특징으로 한다. A method for manufacturing a semiconductor device of the present invention for achieving the abovementioned objects is also a step, film the conductivity to form a conductive film on the stage, the gate oxide film to form a gate oxide film on a semiconductor substrate defining a cell region and a peripheral circuit region a step of forming a mask for the peripheral circuit region is covered with the cell area is open, ion implanting fluorine in the conductive membrane of the open the cell region by said mask, removing the mask, the conductive membrane in the ionic phase of the injected fluorine to diffuse through the gate oxide film of the cell area, the method comprising by the conductive etch stop to form the respective gate electrodes in the cell region and the peripheral circuit region, and the semiconductor substrate of the gate electrode on both sides source / characterized in that it comprises the step of forming a drain region.

또한, 본 발명의 반도체소자의 제조 방법은 nMOS 영역과 pMOS영역의 정의된 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 도전막을 형성하는 단계, 상기 도전막상에 상기 nMOS 영역은 덮고 상기 pMOS 영역은 오픈시키는 마스크를 형성하는 단계, 상기 오픈된 pMOS 영역의 상기 도전막내에 불소를 이온주입하는 단계, 상기 마스크를 제거하는 단계, 상기 도전막내에 이온주입된 불소를 상기 pMOS영역의 게이트산화막까지 확산시키는 단계, 상기 도전막을 식각하여 상기 nMOS 영역과 상기 pMOS영역에 각각 게이트전극을 형성하는 단계, 및 상기 게이트전극 양측의 상기 반도체기판내에 각각 n형 소스/드레인영역과 p형 소스/드레인영역을 형성하는 단계를 포함함을 특징으로 한다. In addition, a method for manufacturing a semiconductor device of the present invention, the nMOS region and the step of forming a gate oxide film on a semiconductor substrate, comprising the nMOS region is disposed on the conductive forming a conductive film on the gate oxide film defined in the pMOS region is covered the pMOS region is the gate of the ion-implanted fluoride ion implanting fluorine to the conductive membrane in the step of forming a mask to open, the open pMOS areas, removing the mask, the conductive membrane the pMOS region the step of diffusion to the oxide layer, etching the conductive film, the nMOS region and the pMOS forming a gate electrode on the region, and the gate electrode each n-type source / drain region and the p-type source / drain in the semiconductor substrate on both sides characterized in that it comprises the step of forming the region.

또한, 본 발명의 반도체소자의 제조 방법은 nMOS 영역과 pMOS영역의 정의된 반도체기판상에 옥시나이트라이드막을 형성하는 단계, 상기 옥시나이트라이드막상에 도전막을 형성하는 단계, 상기 도전막상에 상기 pMOS 영역은 덮고 상기 nMOS 영역은 오픈시키는 제1 마스크를 형성하는 단계, 상기 오픈된 nMOS 영역의 상기 도전막내에 n형 불순물과 불소를 동시에 이온주입하는 단계, 상기 제1 마스크를 제거하는 단계, 상기 도전막상에 상기 nMOS 영역은 덮고 상기 pMOS 영역은 오픈시키는 제2 마스크를 형성하는 단계, 상기 오픈된 pMOS 영역의 상기 도전막내에 p형 불순물을 이온주입하는 단계, 상기 제2 마스크를 제거하는 단계, 상기 도전막내에 이온주입된 불소를 상기 nMOS영역의 옥시나이트라이드막까지 확산시키는 단계, 상기 도전막을 식각하여 상기 nMOS 영역과 In addition, a method for manufacturing a semiconductor device of the present invention, the nMOS region and the pMOS are defined to form in the semiconductor substrate film fluoride oxynitride comprises: forming a conductive film on the oxynitride film, film of the conductive the pMOS region in the region covering the nMOS region is open the step of forming the first mask, the method comprising the steps of the opening of the ion implantation at the same time the n-type impurity and fluorine on the conductive membrane of the nMOS region, removing the first mask, the film the conductivity of in the nMOS region covering the pMOS region is ion implanting a p-type impurity in the conductive membrane of forming a second mask to open, the open pMOS region, removing said second mask, the conductive step for diffusing the implanted fluorine in the film to the oxynitride film of the nMOS region, and the nMOS region by etching the conductive film and 기 pMOS영역에 각각 게이트전극을 형성하는 단계, 및 상기 게이트전극 양측의 상기 반도체기판내에 각각 n형 소스/드레인영역과 p형 소스/드레인영역을 형성하는 단계를 포함함을 특징으로 한다. Characterized in that it comprises a step, and forming a n-type source / drain region and the p-type source / drain region in the semiconductor substrate respectively on both sides of the gate electrode to form a gate electrode in each group pMOS region.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. Hereinafter to be described in detail enough to easily carry out self technical features of the present invention one of ordinary skill in the art, it will be described with reference to the accompanying drawings the preferred embodiment of the present invention.

도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다. Figure 1a to 1c is a cross-sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention.

도 1a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(21)상에 게이트산화막(22)을 8Å∼70Å의 두께로 형성한다. As shown in Figure 1a, the gate oxide film 22 on the cell region (Ⅰ) and the peripheral circuit region (Ⅱ) the semiconductor substrate 21 is formed to define the thickness of 8Å~70Å.

다음으로, 게이트산화막(22)상에 도우프드(doped) 폴리실리콘막(23)을 형성한 후, 도우프드 폴리실리콘막(23)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역(Ⅱ)은 덮고 셀영역(Ⅰ)은 오픈시키는 감광막패턴(24)을 형성한다. Next, the dough on the gate oxide film 22 peudeu (doped) After the formation of the polysilicon film 23, the dough peudeu by coating a photosensitive film on the front, including the polysilicon film 23 is patterned by exposing and developing a peripheral circuit region (ⅱ) covering the cell area (ⅰ) to form a photoresist pattern (24) to open.

다음에, 감광막패턴(24)을 이온주입마스크로 하여 셀영역(Ⅰ)에 노출된 도우프드 폴리실리콘막(23)내에 불소(F)를 이온주입한다. Next, with the photoresist pattern 24 as an ion implantation mask, ion implantation of fluorine (F) in the dough peudeu polysilicon film 23 exposed on the cell region (Ⅰ). 이때, 불소(F)의 이온주입은 저에너지 이온주입방법 또는 플라즈마 이온주입방법을 이용한다. At this time, ion-implantation of fluorine (F) is used in a low energy ion implantation method or a plasma ion implantation method.

저에너지 이온주입방법을 이용하는 경우, 불소를 이온주입하기 위한 가속에너지를 0.5keV∼20keV로 인가하고, 불소의 주입량(dose)은 1×10 14 ∼2×10 16 /cm 2 이 다. When using a low energy ion implantation method, applying an acceleration energy for the ion implantation of fluorine in 0.5keV~20keV, and the fluorine dose (dose) is a 1 × 10 14 ~2 × 10 16 / cm 2.

그리고, 플라즈마 이온주입방법을 이용하는 경우, 플라즈마 소스가스로 F 2 , CF 4 , NF 3 등의 불소가 포함된 가스 및 이들 가스들의 혼합가스를 이용한다. And, in the case of using a plasma ion implantation method, a plasma source gas F 2, CF 4, NF 3, etc. uses a mixed gas of these gases and gases containing the fluorine. 예컨대, 플라즈마 소스가스를 5sccm∼500sccm의 유량으로 주입시킨 상태에서 기판온도를 0℃∼600℃로 유지하며, 100W∼3000W의 소스파워와 0W∼3000W의 바이어스파워를 인가하면서 5초∼500초동안 주입한다. For example, and maintaining the plasma source gas to the substrate temperature in a state in which the injection at a flow rate of 5sccm~500sccm to 0 ℃ ~600 ℃, while applying a source power and bias power of 0W~3000W of 100W~3000W 5 cho ~500 cho dongan inject.

한편, 감광막패턴(24)에 의해 주변회로영역(Ⅱ)의 도우프드 폴리실리콘막(23)에는 불소가 이온주입되지 않는다. On the other hand, help peudeu polysilicon film 23 in the peripheral circuit region (Ⅱ) by the photoresist pattern 24 is not a fluorine ion implantation.

도 1b에 도시된 바와 같이, 감광막패턴(24)을 스트립한 후 습식세정을 통해 감광막 잔류물을 제거한다. As it is shown in Figure 1b, and then stripping the photosensitive film pattern (24) to remove the photoresist residues from the wet scrubbing. 이때, 습식세정은 피라나(H 2 SO 4 +H 2 O 2 ), SC-1(NH 4 OH) 용액을 이용한다. At this time, a wet clean is used in the blood Lana (H 2 SO 4 + H 2 O 2), SC-1 (NH 4 OH) solution.

다음으로, 열처리를 통해 셀영역(Ⅰ)의 불소가 이온주입된 도우프드 폴리실리콘막(23a)과 주변회로영역(Ⅱ)의 도우프드 폴리실리콘막(23)을 활성화시키면서 동시에 도우프드 폴리실리콘막(23a)내 이온주입된 불소(F)를 게이트산화막(22)까지 확산시킨다. Next, heat-treating the cell region (Ⅰ) fluoride ions help peudeu injection while activating the polysilicon film (23a) and a peripheral circuit region (Ⅱ) dough peudeu polysilicon film 23 of the dough peudeu poly simultaneously silicon film through (23a) to diffuse to the ion-implanted in a fluorine (F) a gate oxide film 22. 이때, 열처리는 N 2 , NH 3 또는 진공분위기에서 500℃∼950℃로 10초∼3600초동안 진행된다. At this time, the heat treatment proceeds for 10-3600 seconds to 500 ℃ ~950 ℃ in N 2, NH 3 or a vacuum atmosphere.

한편, 이러한 열처리는 게이트전극 형성후 500℃를 넘는 열공정이 수행될 경우에는 생략해도 무방하다. On the other hand, this heat treatment is to be performed can skip when Jung tear exceeding 500 ℃ after forming the gate electrode.

도 1c에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)의 활성화된 도우프드 폴리실리콘막(23b)상에 질화금속막(24) 및 저저항 금속막(25)을 50Å∼1000Å 두께로 증착한다. A cell region (Ⅰ) and the peripheral circuit region (Ⅱ) the dough peudeu polysilicon film metal nitride film 24 and the low-resistance metal layer 25 on the (23b) enabled, as shown in Figure 1c 50Å~ deposited 1000Å in thickness. 여기서, 질화금속막(24)은 저저항 금속막(25)과 활성화된 도우프드 폴리실리콘막(23b)의 상호확산을 방지하기 위한 배리어막으로서, TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN 및 IrTiN로 이루어진 그룹중에서 선택되는 하나를 이용한다. Here, the metal nitride film 24 as the barrier film for preventing the mutual diffusion of the low-resistance metal film 25 and the active assist peudeu polysilicon film (23b), TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, It uses one selected from the group consisting of WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN and IrTiN.

그리고, 저저항 금속막(25)은 게이트길이가 작아짐에 따른 게이트 저항의 증가를 방지하기 위해 적용된 막으로서, 공지된 텅스텐막 또는 실리사이드막을 이용한다. Then, the low-resistance metal film 25 is a film applied to the gate length to prevent an increase in the gate resistance due to reduced, used a known film or a tungsten silicide film. 이 때, 실리사이드막 또는 텅스텐막은 50Å∼2000Å 두께로 증착되며, 실리사이드막으로는 텅스텐실리사이드막(W-silicide), 코발트실리사이드막(Co-silicide), 니켈실리사이드막(Ni-silicide), 티타늄실리사이드막(Ti-silicide), 몰리브덴실리사이드막(Mo-silicide), 탄탈륨실리사이드막(Ta-silicide) 또는 니오비윰실리사이드막(Nb-silicide)를 이용한다. At this time, there is deposited to a silicide film or tungsten film 50Å~2000Å thickness, the silicide film is a tungsten silicide film (W-silicide), cobalt silicide film (Co-silicide), nickel silicide film (Ni-silicide), titanium silicide film uses the (Ti-silicide), molybdenum silicide film (Mo-silicide), a tantalum silicide film (Ta-silicide) or you Ob ium silicide film (Nb-silicide).

다음으로, 저저항 금속막(25), 질화금속막(24)과 활성화된 도우프드 폴리실리콘막(23b)을 순차적으로 패터닝하여 게이트전극을 정의하고, 게이트전극을 마스크로 저농도 불순물을 이온주입하여 저농도 소스/드레인영역(26)을 형성한다. Next, by patterning sequentially define the gate electrode to a low-resistance metal film 25, the metal nitride film 24 and the active assist peudeu polysilicon film (23b), and implanting low-concentration impurity of the gate electrode as a mask. to form a lightly doped source / drain region 26. 그리고, 게이트전극의 양측벽에 스페이서(27)를 형성하며, 고농도 불순물 이온주입을 통해 저농도 소스/드레인(26)에 접하는 고농도 소스/드레인영역(28)을 형성한다. And, the side walls of the gate electrode to form a spacer (27), forms a high-concentration source / drain region 28 in contact with the lightly doped source / drain (26) through the high concentration impurity ion implantation.

상술한 바와 같이, 게이트산화막내에 불소가 존재하는 경우, 게이트산화막내에 (-)전하를 형성시켜 게이트전극의 일함수나 채널영역의 주입량을 바꾸지 않고서도 문턱전압을 (+) 방향으로 이동시킬 수 있다. Thus, if the fluorine present in the gate oxide in the gate oxide film described above, (-) to form an electric charge is also possible to move the threshold voltage to the (+) direction without changing the injection amount of one of the gate electrode function and the channel region .

따라서, 상대적으로 높은 문턱전압(V t )을 필요로 하는 셀영역(Ⅰ)에만 선택적으로 불소를 도우프드 폴리실리콘막내에 주입한 후 후속 열처리를 통해 불소를 셀영역(Ⅰ)의 게이트산화막으로 확산시키므로써 주변회로영역(Ⅱ)의 소자에 비해 셀영역(Ⅰ)의 소자의 문턱전압(V t )이 높아지는 효과를 얻는다. Thus, the relatively diffuse into the gate oxide film of the high threshold voltage of the cell area (Ⅰ) only selectively to cells of fluorine through the subsequent heat treatment after the fluorine dough peudeu implanted in the polysilicon membrane area in need of (V t) (Ⅰ) obtained because the higher the threshold voltage (V t) of the elements of the cell area (ⅰ) compared to the devices of the peripheral circuit region (ⅱ) effect write.

도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다. Figures 2a to 2c is a cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention.

도 2a에 도시된 바와 같이, nMOS 영역과 pMOS 영역이 정의된 반도체기판(31)상에 게이트산화막(32)을 8Å∼70Å의 두께로 형성한다. A gate oxide film 32 on, nMOS region and the pMOS semiconductor substrate 31, a region is defined as shown in Figure 2a is formed to have a thickness of 8Å~70Å.

다음으로, 게이트산화막(32)상에 n + -폴리실리콘막(33)을 형성한다. Next, on the gate oxide film (32) + n - to form a polysilicon film 33. 이때, n + -폴리실리콘막(33)은 인(P) 또는 비소(As)가 도핑되어 있다. In this case, n + - polysilicon film 33 is doped with phosphorus (P) or arsenic (As).

다음에, n + -폴리실리콘막(33)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 nMOS 영역은 덮고 pMOS 영역은 오픈시키는 감광막패턴(34)을 형성한다. Next, n + - by coating a photosensitive film on the front, including the polysilicon film 33 is patterned by exposure and development nMOS region covering pMOS region is to form a photoresist pattern 34 for opening.

다음에, 감광막패턴(34)을 이온주입마스크로 하여 pMOS 영역에 노출된 n + -폴리실리콘막(33)내에 불소(F)를 이온주입한다. The ion implantation of fluorine (F) in the polysilicon film 33 - Next, with the photoresist pattern 34 as an ion implantation mask, the n + exposed to the pMOS region. 이때, 불소(F)의 이온주입은 저에너지 이온주입방법 또는 플라즈마 이온주입방법을 이용한다. At this time, ion-implantation of fluorine (F) is used in a low energy ion implantation method or a plasma ion implantation method.

저에너지 이온주입방법을 이용하는 경우, 불소를 이온주입하기 위한 가속에너지를 0.5keV∼20keV로 인가하고, 불소의 주입량(dose)은 1×10 14 ∼2×10 16 /cm 2 이 다. When using a low energy ion implantation method, applying an acceleration energy for the ion implantation of fluorine in 0.5keV~20keV, and the fluorine dose (dose) is a 1 × 10 14 ~2 × 10 16 / cm 2.

그리고, 플라즈마 이온주입방법을 이용하는 경우, 플라즈마 소스가스로 F 2 , CF 4 , NF 3 등의 불소가 포함된 가스 및 이들 가스들의 혼합가스를 이용한다. And, in the case of using a plasma ion implantation method, a plasma source gas F 2, CF 4, NF 3, etc. uses a mixed gas of these gases and gases containing the fluorine. 예컨대, 플라즈마 소스가스를 5sccm∼500sccm의 유량으로 주입시킨 상태에서 기판온도를 0℃∼600℃로 유지하며, 100W∼3000W의 소스파워와 0W∼3000W의 바이어스파워를 인가하면서 5초∼500초동안 주입한다. For example, and maintaining the plasma source gas to the substrate temperature in a state in which the injection at a flow rate of 5sccm~500sccm to 0 ℃ ~600 ℃, while applying a source power and bias power of 0W~3000W of 100W~3000W 5 cho ~500 cho dongan inject.

한편, 감광막패턴(34)에 의해 nMOS 영역의 n + -폴리실리콘막(33)에는 불소가 이온주입되지 않는다. On the other hand, n + region of nMOS by the photoresist pattern (34) the polysilicon film 33 does not have a fluorine ion implantation.

도 2b에 도시된 바와 같이, 감광막패턴(34)을 스트립한 후 습식세정을 통해 감광막 잔류물을 제거한다. As shown in Fig 2b, it is removed after stripping the photoresist pattern 34, the residual photosensitive film through a wet-cleaned. 이때, 습식세정은 피라나(H 2 SO 4 +H 2 O 2 ), SC-1(NH 4 OH) 용액을 이용한다. At this time, a wet clean is used in the blood Lana (H 2 SO 4 + H 2 O 2), SC-1 (NH 4 OH) solution.

다음으로, 열처리를 통해 pMOS영역의 불소가 이온주입된 n + -폴리실리콘막 (33a)과 nMOS영역의 n + -폴리실리콘막(33)을 활성화시키면서 동시에 n + -폴리실리콘막(33a)내 이온주입된 불소(F)를 게이트산화막(32)까지 확산시킨다. Within the polysilicon layer (33a) - Next, by heat treatment of the fluorine in the pMOS region ion-implanted n + - polysilicon film (33a) and the nMOS region n + - while activating the polysilicon film 33 at the same time n + the ion-implanted fluorine (F) is diffused through the gate oxide film 32. 이때, 열처리는 N 2 , NH 3 또는 진공분위기에서 500℃∼950℃로 10초∼3600초동안 진행된다. At this time, the heat treatment proceeds for 10-3600 seconds to 500 ℃ ~950 ℃ in N 2, NH 3 or a vacuum atmosphere.

한편, 이러한 열처리는 게이트전극 형성후 500℃를 넘는 열공정이 수행될 경우에는 생략해도 무방하다. On the other hand, this heat treatment is to be performed can skip when Jung tear exceeding 500 ℃ after forming the gate electrode.

도 2c에 도시된 바와 같이, pMOS영역과 nMOS영역의 활성화된 n + -폴리실리콘막(33b)상에 질화금속막(34) 및 저저항 금속막(35)을 50Å∼1000Å 두께로 증착한다. A, pMOS region, and the active n + areas of the nMOS as shown in Figure 2c - the metal nitride film 34 and a low-resistance metal film 35 on the polysilicon film (33b) is deposited to a thickness 50Å~1000Å. 여기서, 질화금속막(34)은 저저항 금속막(35)과 활성화된 n + -폴리실리콘막(33b)의 상호확산을 방지하기 위한 배리어막으로서, TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN 및 IrTiN로 이루어진 그룹중에서 선택되는 하나를 이용한다. Here, the metal nitride film 34 is a low-resistance metal film 35 and the active n + - as a barrier film for preventing the mutual diffusion of the polysilicon film (33b), TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN utilizes a WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, one is selected from the group consisting of RuTiN and IrTiN.

그리고, 저저항 금속막(35)은 게이트길이가 작아짐에 따른 게이트 저항의 증가를 방지하기 위해 적용된 막으로서, 공지된 텅스텐막 또는 실리사이드막을 이용한다. Then, the low-resistance metal film 35 is a film applied to the gate length to prevent an increase in the gate resistance due to reduced, used a known film or a tungsten silicide film. 이 때, 실리사이드막 또는 텅스텐막은 50Å∼2000Å 두께로 증착되며, 실리사이드막으로는 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막, 티타늄실리사이드막, 몰리브덴실리사이드막, 탄탈륨실리사이드막 또는 니오비윰실리사이드막을 이용한다. At this time, there is deposited to a silicide film or tungsten film 50Å~2000Å thickness, the silicide film is used in the tungsten silicide film, a cobalt silicide film, a Ni silicide film, titanium silicide film, a molybdenum silicide film, a tantalum silicide film or a silicide film ium you Oviedo .

다음으로, 저저항 금속막(35), 질화금속막(34)과 활성화된 n + -폴리실리콘막(33b)을 순차적으로 패터닝하여 각각 nMOS의 게이트전극과 pMOS의 게이트전극을 정의하고, 각각 게이트전극을 마스크로 저농도 불순물을 이온주입하여 저농도 n형 소스/드레인영역(36a)과 저농도 p형 소스/드레인영역(36b)을 형성한다. Next, a low-resistance metal film 35, the metal nitride film 34 and activating the n + - defining a poly each nMOS gate electrode and the gate electrode of the pMOS of sequentially patterning the silicon film (33b), each gate implanting low-concentration impurities for the electrodes as a mask to form a lightly doped n-type source / drain region (36a) and the low-concentration p-type source / drain region (36b). 그리고, 게이트전극의 양측벽에 스페이서(37)를 형성하며, 각각 고농도 불순물이온주입을 통해 고농도 n형 소스/드레인영역(38a)과 고농도 p형 소스/드레인영역(38b)을 형성한다. And, the side walls of the gate electrode to form a spacer (37) and, respectively, forming the high-concentration high-concentration impurity ions are injected through the n-type source / drain region (38a) and the high-concentration p-type source / drain region (38b).

상술한 바와 같은 공정에 의해 pMOS영역에는 불소가 주입된 게이트산화막을 형성하고, nMOS 영역에는 초기 증착된 게이트산화막을 형성한다. pMOS region by a process as described above is to form a gate oxide film of fluorine is injected, the nMOS region, forming the initial deposition of a gate oxide film.

전술한 제1 실시예에서 살펴본 바와 같이, 불소가 주입된 게이트산화막을 갖는 MOS의 (+)방향 문턱전압 이동 현상은 게이트전극의 일함수를 높이는 것과 같은 효과이기 때문에, 제2실시예와 같이 pMOS에 적용할 경우 n + -폴리실리콘막(일함수: 약 4.1eV)대신 미드갭(midgap) 금속막(일함수; 4.5∼4.6eV)을 게이트전극으로 사용하는 것과 같은 효과를 얻는다. Since, as discussed in the above-described first embodiment, the mobile (+) direction, the threshold voltage of the MOS having a gate oxide film a fluorine-injection phenomenon is the same effect as increasing the work function of the gate electrode, as in the second embodiment pMOS when applied to the n + - polysilicon film (the work function: about 4.1eV) instead of mid-gap (midgap) the metal film (the work function; 4.5~4.6eV) to obtain the same effect as the use of the gate electrode. 이는 pMOS를 매몰채널이 아닌 표면채널로 동작시킬 수 있음을 의미한다. This means that can be operated with a surface channel instead of buried channel for pMOS.

전술한 제1,2 실시예에서는 폴리실리콘막내에 불소를 이온주입한 후 후속 열처리를 통해 게이트산화막까지 불소를 확산시켰으나, 폴리실리콘막을 적용하지 않고 금속막만으로 게이트전극을 이루는 반도체소자에서도 금속막내에 불소를 이온주입한 후 후속 열처리하여 게이트산화막까지 불소를 확산시킬 수 있다. In the first and second embodiments described above sikyeoteuna diffusion of fluorine through the subsequent heat treatment after the ion implantation of fluorine in the polysilicon membrane to the gate oxide film, a metal membrane in the semiconductor element forming the gate electrodes of only the metal without applying a polysilicon film membrane after ion implantation of fluorine is possible to spread a fluorine Following the heat treatment to the gate oxide film.

도 3a 내지 도 3d는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다. Figure 3a-3d is a cross-sectional views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention.

도 3a에 도시된 바와 같이, nMOS 영역과 pMOS 영역이 정의된 반도체기판(41)상에 옥시나이트라이드막(42)을 8Å∼70Å의 두께로 형성한다. Cost, nMOS region and the oxynitride film (42) onto a region define a pMOS semiconductor substrate 41 as shown in Figure 3a is formed to have a thickness of 8Å~70Å.

다음으로, 옥시나이트라이드막(42)상에 폴리실리콘막(43)을 증착한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 nMOS 영역은 노출시키고 pMOS 영역은 덮는 제1 감광막패턴(44)을 형성한다. Next, after depositing a polysilicon film 43 on the oxynitride film 42, by coating a photosensitive film is patterned by exposure and development nMOS region to expose pMOS region covering the first photosensitive film pattern (44) forms.

다음에, 제1 감광막패턴(44)에 의해 노출된 nMOS영역의 폴리실리콘막(43)에 인, 비소 등의 n형 불순물을 이온주입하여 n + -폴리실리콘막(43a)을 형성한다. Next, a first of the photoresist pattern 44, the polysilicon film 43 exposed by the nMOS region, n-type impurity such as arsenic ion implanted n + - to form a polysilicon film (43a). 이때, n + -폴리실리콘막(43a)을 형성하기 위한 n형 불순물을 이온주입할 때, 불소(F)를 함께 이온주입한다. In this case, n + - to the ion implantation with an n-type impurity for forming a polysilicon film (43a), ions are implanted into a fluorine (F) together.

도 3b에 도시된 바와 같이, 제1 감광막패턴(44)을 스트립한 후 습식세정을 통해 감광막 잔류물을 제거한다. As it is shown in Figure 3b, the first to remove the photoresist residues from the strip after the photoresist pattern 44, the wet scrubbing. 이때, 습식세정은 피라나(H 2 SO 4 +H 2 O 2 ), SC-1(NH 4 OH) 용액을 이용한다. At this time, a wet clean is used in the blood Lana (H 2 SO 4 + H 2 O 2), SC-1 (NH 4 OH) solution.

그리고, 전면에 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 nMOS 영역은 덮고 pMOS 영역은 노출시키는 제2 감광막패턴(45)을 형성한다. And, by re-coating a photosensitive film on the front and patterned as the exposure and development the nMOS region and the pMOS region is covered to form a second photoresist pattern 45 is exposed.

다음에, 제2 감광막패턴(45)에 의해 노출된 pMOS영역의 폴리실리콘막(43)에 보론, BF 2 등의 p형 불순물을 이온주입하여 p + -폴리실리콘막(43b)을 형성한다. Next, the second ion-implanting p-type impurity such as boron, BF 2, the polysilicon film 43 in the pMOS region exposed by the photoresist pattern (45) p + - to form a polysilicon film (43b). 이때, n + -폴리실리콘막(43a)과는 달리 p + -폴리실리콘막(43b)에는 불소가 이온주입되지 않는다. In this case, n + - polysilicon film (43a) and, unlike p + - polysilicon film (43b) does not have a fluorine ion implantation.

도 3c에 도시된 바와 같이, 제2 감광막패턴(45)을 스트립한 후 습식세정을 통해 감광막 잔류물을 제거한다. As shown in Figure 3c, first to remove the photoresist residues from the wet substrate is a second strip the photoresist pattern (45). 이때, 습식세정은 피라나(H 2 SO 4 +H 2 O 2 ), SC-1(NH 4 OH)용액을 이용한다. At this time, a wet clean is used in the blood Lana (H 2 SO 4 + H 2 O 2), SC-1 (NH 4 OH) solution.

다음으로, 열처리를 통해 불소가 주입된 n + -폴리실리콘막(43a)과 p + -폴리실리콘막(43b)을 활성화시키면서 동시에 이온주입된 불소(F)를 옥시나이트라이드막(42)까지 확산시킨다. Next, the fluorine is introduced via a heat treatment n + - polysilicon film (43a) and the p + - while activating the polysilicon film (43b) at the same time diffusing ions from the injection fluorine (F) oxynitride film 42 thereby. 이때, 열처리는 N 2 , NH 3 또는 진공분위기에서 500℃∼950℃로 10초∼3600초동안 진행된다. At this time, the heat treatment proceeds for 10-3600 seconds to 500 ℃ ~950 ℃ in N 2, NH 3 or a vacuum atmosphere.

한편, 이러한 열처리는 게이트전극 형성후 500℃를 넘는 열공정이 수행될 경우에는 생략해도 무방하다. On the other hand, this heat treatment is to be performed can skip when Jung tear exceeding 500 ℃ after forming the gate electrode.

도 3d에 도시된 바와 같이, 활성화된 n + -폴리실리콘막(43c)과 활성화된 p + -폴리실리콘막(43d)상에 질화금속막(44) 및 저저항 금속막(45)을 50Å∼1000Å 두께로 증착한다. A As shown in Figure 3d, active n + - polysilicon film (43c) and activate the p + - polysilicon film on the metal nitride film (43d) (44) and a low resistance metal film (45) 50Å~ deposited 1000Å in thickness. 여기서, 질화금속막(44)은 TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN 및 IrTiN로 이루어진 그룹중에서 선택되는 하나를 이용한다. Here, the metal nitride film 44 is used in one selected from the group consisting of TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN and IrTiN.

그리고, 저저항 금속막(45)은 텅스텐막 또는 실리사이드막을 이용한다. Then, the low-resistance metal film 45 is used in the tungsten film, or a silicide film. 이 때, 실리사이드막 또는 텅스텐막은 50Å∼2000Å 두께로 증착되며, 실리사이드막으로는 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막, 티타늄실리사이드막, 몰리브덴실리사이드막, 탄탈륨실리사이드막 또는 니오비윰실리사이드막을 이용한다. At this time, there is deposited to a silicide film or tungsten film 50Å~2000Å thickness, the silicide film is used in the tungsten silicide film, a cobalt silicide film, a Ni silicide film, titanium silicide film, a molybdenum silicide film, a tantalum silicide film or a silicide film ium you Oviedo .

다음으로, 저저항 금속막(45), 질화금속막(44)과 활성화된n + -폴리실리콘막(43c)을 순차적으로 패터닝하고 저저항 금속막(45), 질화금속막(44)과 활성화된 p + -폴리실리콘막(43d)을 순차적으로 패터닝하여 각각 nMOS의 게이트전극과 pMOS의 게이트전극을 정의하고, 각각 게이트전극을 마스크로 저농도 불순물을 이온주입하여 저농도 n형 소스/드레인영역(46a)과 저농도 p형 소스/드레인영역(46b)을 형성한다. Next, a low-resistance metal film 45, the metal nitride film 44 and the active n + - and activated poly sequentially patterning the silicon film (43c) and a low-resistance metal film 45, the metal nitride film 44 the p + - polysilicon film (43d) by the ion implantation of low-concentration impurity sequentially patterned to respectively define the gate electrode and the gate electrode of the pMOS of the nMOS with, each with a gate electrode mask lightly doped n-type source / drain regions (46a ) and forms the lightly doped p-type source / drain region (46b). 그리고, 게이트전극의 양측벽에 스페이서(47)를 형성하며, 각각 고농도 불순물 이온주입을 통해 고농도 n형 소스/드레인영역(48a)과 고농도 p형 소스/드레인영역(48b)을 형성한다. And, to the side walls of the gate electrode to form a spacer (47) to form a respective high concentration impurity ion implantation through the high-concentration n-type source / drain region (48a) and the high-concentration p-type source / drain region (48b).

상술한 바와 같이, nMOS의 게이트전극으로 n + -폴리실리콘막을 이용하고, pMOS의 게이트전극으로 p + -폴리실리콘막을 이용하는 표면채널 CMOS 소자의 경우, 종래에는 옥시나이트라이드막을 게이트산화막으로 적용함에 따른 nMOS의 문턱전압의 (-)방향으로 이동이 문제되었으나, 제3 실시예와 같이 nMOS의 옥시나이트라이드막에 불소를 주입할 경우 상대적으로 문턱전압이 (+) 방향으로 이동되는 효과를 얻을 수 있기 때문에 nMOS의 문턱전압이 낮아지지 않도록 유지할 수 있다. As described above, the gate electrode of the nMOS n + - resulting from the case of the surface channel CMOS device using a polysilicon film, in the prior art, applying fluoride film oxynitride as the gate oxide - using a polysilicon film, and the gate electrode of the pMOS p + of the threshold voltage of the nMOS (-), but moves the problem to the direction, relative when injecting fluorine oxynitride film of the nMOS as shown in the third embodiment can achieve the effect that the threshold voltage is moved in the positive direction because it can be maintained so as not to lower the threshold voltage of the nMOS.

본 발명은 적층구조의 게이트전극과 듀얼게이트산화막을 갖는 DRAM 및 로직 CMOS 소자뿐만 아니라 다마신 구조의 DRAM 및 로직 CMOS 소자에도 적용가능하며, 듀얼 게이트산화막뿐만 아니라, 다중 게이트산화막을 갖는 반도체소자에도 적용가능하다. The present invention is applicable to semiconductor devices and also applicable to a DRAM and logic CMOS device of the damascene structure, as well as DRAM and logic CMOS elements having a gate electrode of a laminate structure with dual gate oxide, it has a dual-gate oxide film, a multi-gate oxide film, as well as It is possible.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. Although the teachings of the present invention is specifically described in accordance with the preferred embodiment, the above-described embodiment is for a description thereof should be noted that not for the limitation. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, if an ordinary specialist in the art of the present invention will be understood by example various embodiments are possible within the scope of the technical idea of ​​the present invention.

상술한 바와 같은 본 발명은 셀영역의 MOS가 주변회로영역의 MOS소자보다 높은 문턱전압을 갖는 듀얼 문턱전압 소자를 간단하게 구현할 수 있고, 아울러 셀영역에 과도한 문턱전압 이온주입을 피할 수 있으므로 보다 안정된 동작을 구현할 수 있는 효과가 있다. The present invention as described above may be simple to implement a dual-threshold voltage device having a higher threshold voltage than the MOS device in the MOS the peripheral circuit region of the cell region, as well as more stable because it avoids excessive threshold voltage of the ion implantation to the cell area there is an effect that it is possible to implement the operation.

또한, nMOS의 게이트전극으로 n + -폴리실리콘막을 이용하고, pMOS의 게이트전극으로 p + -폴리실리콘막을 이용하는 표면채널 CMOS 소자에서 nMOS에 불소가 주입된 게이트산화막을 형성하므로써 상대적으로 문턱전압이 (+) 방향으로 이동되는 효과를 얻을 수 있어 nMOS의 문턱전압이 낮아지는 것을 방지할 수 있는 효과가 있다. In addition, the gate electrode of the nMOS n + - using a polysilicon film and, p + to the gate electrode of the pMOS - relative to a threshold voltage By forming the poly gate oxide film of the fluorine is implanted into the nMOS on the surface channel CMOS device using a silicon film ( +) it can achieve the effect to be moved in a direction there is an effect that it is possible to prevent the threshold voltage of the nMOS is reduced.

Claims (14)

  1. 셀영역과 주변회로영역의 정의된 반도체기판상에 게이트산화막을 형성하는 단계; Forming a gate oxide film on a semiconductor substrate defining a cell region and a peripheral circuit region;
    상기 게이트산화막상에 도전막을 형성하는 단계; Forming a conductive film on said gate oxide film;
    상기 도전막상에 상기 주변회로영역은 덮고 상기 셀영역은 오픈시키는 마스크를 형성하는 단계; Further comprising: a conductive film wherein the peripheral circuit region is covered with the cell region is formed in the mask to open;
    상기 마스크에 의해 오픈된 상기 셀영역의 상기 도전막내에 불소를 이온주입하는 단계; Ion implanting fluorine in the conductive membrane of the cell area open by the mask;
    상기 마스크를 제거하는 단계; Removing the mask;
    상기 도전막내에 이온주입된 불소를 상기 셀영역의 게이트산화막까지 확산시키는 단계; Step for diffusing the implanted fluorine to the conductive membrane through a gate oxide film in the cell region;
    상기 도전막을 식각하여 상기 셀영역과 상기 주변회로영역에 각각 게이트전극을 형성하는 단계; Forming a gate electrode in the cell region and the peripheral circuit region by etching the conductive film; And
    상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인영역을 형성하는 단계 Forming source / drain regions in the semiconductor substrate on both sides of said gate electrode
    를 포함함을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device which is characterized in that it comprises a.
  2. 제1항에 있어서, According to claim 1,
    상기 불소를 이온주입하는 단계는, Ion implanting the fluorine,
    불소를 이온주입하기 위한 가속에너지를 0.5keV∼20keV로 인가하고, 불소의 주입량을 1×10 14 ∼2×10 16 /cm 2 로 하여 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device, characterized in that the acceleration energy is applied to an ion implantation of fluorine in 0.5keV~20keV and, by the injection amount of the fluorine to 1 × 10 14 ~2 × 10 16 / cm 2 ion implanting.
  3. 제1항에 있어서, According to claim 1,
    상기 불소를 이온주입하는 단계는, Ion implanting the fluorine,
    플라즈마 소스가스로 불소가 포함된 가스 또는 불소가 포함된 가스들의 혼합가스를 이용하되, 상기 플라즈마 소스가스를 5sccm∼500sccm의 유량으로 주입시킨 상태에서 기판온도를 0℃∼600℃로 유지하며, 100W∼3000W의 소스파워와 0W∼3000W의 바이어스파워를 인가하면서 5초∼500초동안 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법. But a mixed gas of a gas or a gas containing a fluorine-containing plasma in a fluorine source gas, and kept in a state in which the injection of the plasma source gas at a flow rate of the substrate temperature being 5sccm~500sccm 0 ℃ ~600 ℃, 100W while applying a source power and bias power of 0W~3000W of ~3000W method of producing a semiconductor device characterized in that the ion implantation for 5-500 seconds.
  4. 제1항에 있어서, According to claim 1,
    상기 도전막내에 이온주입된 불소를 상기 셀영역의 게이트산화막까지 확산시키는 단계는, The step of diffusing through the gate oxide film of the ion cell the injected area to the conductive membrane is a fluorine,
    N 2 , NH 3 또는 진공분위기에서 500℃∼950℃로 10초∼3600초동안 열처리하는것을 특징으로 하는 반도체소자의 제조 방법. N 2, NH 3 or a method of producing a semiconductor device characterized in that the heat-treated for 10-3600 seconds in a vacuum atmosphere to 500 ℃ ~950 ℃.
  5. 제1항에 있어서, According to claim 1,
    상기 도전막은 도우프드 폴리실리콘막 또는 금속막인 것을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device according to the conductive film is characterized in that the dough peudeu poly-silicon film or a metal film.
  6. nMOS 영역과 pMOS영역의 정의된 반도체기판상에 게이트산화막을 형성하는 단계; Forming a gate oxide film on a semiconductor substrate defined in the nMOS region and the pMOS region;
    상기 게이트산화막상에 도전막을 형성하는 단계; Forming a conductive film on said gate oxide film;
    상기 도전막상에 상기 nMOS 영역은 덮고 상기 pMOS 영역은 오픈시키는 마스크를 형성하는 단계; Further comprising: a conductive film wherein the nMOS region covering the pMOS region is formed in the mask to open;
    상기 오픈된 pMOS 영역의 상기 도전막내에 불소를 이온주입하는 단계; Ion implanting fluorine in the conductive membrane of the open the pMOS region;
    상기 마스크를 제거하는 단계; Removing the mask;
    상기 도전막내에 이온주입된 불소를 상기 pMOS영역의 게이트산화막까지 확산시키는 단계; The step of diffusing through the gate oxide film of the pMOS region a fluorine ion-implanted in the conductive membrane;
    상기 도전막을 식각하여 상기 nMOS 영역과 상기 pMOS영역에 각각 게이트전극을 형성하는 단계; Forming a gate electrode in the nMOS region and the pMOS region by etching the conductive film; And
    상기 게이트전극 양측의 상기 반도체기판내에 각각 n형 소스/드레인영역과 p형 소스/드레인영역을 형성하는 단계 Forming an n-type source / drain region and the p-type source / drain region in the semiconductor substrate respectively on both sides of said gate electrode
    를 포함함을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device which is characterized in that it comprises a.
  7. 제6항에 있어서, 7. The method of claim 6,
    상기 불소를 이온주입하는 단계는, Ion implanting the fluorine,
    불소를 이온주입하기 위한 가속에너지를 0.5keV∼20keV로 인가하고, 불소의 주입량을 1×10 14 ∼2×10 16 /cm 2 로 하여 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device, characterized in that the acceleration energy is applied to an ion implantation of fluorine in 0.5keV~20keV and, by the injection amount of the fluorine to 1 × 10 14 ~2 × 10 16 / cm 2 ion implanting.
  8. 제6항에 있어서, 7. The method of claim 6,
    상기 불소를 이온주입하는 단계는, Ion implanting the fluorine,
    플라즈마 소스가스로 불소가 포함된 가스 또는 불소가 포함된 가스들의 혼합가스를 이용하되, 상기 플라즈마 소스가스를 5sccm∼500sccm의 유량으로 주입시킨 상태에서 기판온도를 0℃∼600℃로 유지하며, 100W∼3000W의 소스파워와 0W∼3000W의 바이어스파워를 인가하면서 5초∼500초동안 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법. But a mixed gas of a gas or a gas containing a fluorine-containing plasma in a fluorine source gas, and kept in a state in which the injection of the plasma source gas at a flow rate of the substrate temperature being 5sccm~500sccm 0 ℃ ~600 ℃, 100W while applying a source power and bias power of 0W~3000W of ~3000W method of producing a semiconductor device characterized in that the ion implantation for 5-500 seconds.
  9. 제6항에 있어서, 7. The method of claim 6,
    상기 도전막내에 이온주입된 불소를 상기 pMOS영역의 게이트산화막까지 확산시키는 단계는, The step of diffusing through the gate oxide film of the pMOS region the ion-implanted on the conductive membrane is a fluorine,
    N 2 , NH 3 또는 진공분위기에서 500℃∼950℃로 10초∼3600초동안 열처리하는 것을 특징으로 하는 반도체소자의 제조 방법. N 2, NH 3 or a method of producing a semiconductor device characterized in that the heat-treated for 10-3600 seconds in a vacuum atmosphere to 500 ℃ ~950 ℃.
  10. 제6항에 있어서, 7. The method of claim 6,
    상기 도전막은 n형 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device, characterized in that said conductive film is n-type impurity-doped polysilicon film.
  11. nMOS 영역과 pMOS영역의 정의된 반도체기판상에 옥시나이트라이드막을 형성하는 단계; Forming oxynitride film ride on a semiconductor substrate defined in the nMOS region and the pMOS region;
    상기 옥시나이트라이드막상에 도전막을 형성하는 단계; Forming a conductive film on the oxynitride film;
    상기 도전막상에 상기 pMOS 영역은 덮고 상기 nMOS 영역은 오픈시키는 제1 마스크를 형성하는 단계; Further comprising: a conductive film wherein the pMOS region is formed covering the first mask of the nMOS region is open;
    상기 오픈된 nMOS 영역의 상기 도전막내에 n형 불순물과 불소를 동시에 이온주입하는 단계; Ion implanting an n-type impurity at the same time and fluorine on the conductive membrane of the open the nMOS region;
    상기 제1 마스크를 제거하는 단계; Removing said first mask;
    상기 도전막상에 상기 nMOS 영역은 덮고 상기 pMOS 영역은 오픈시키는 제2 마스크를 형성하는 단계; Further comprising: a conductive film wherein the nMOS region is formed covering the second mask to the pMOS region is open;
    상기 오픈된 pMOS 영역의 상기 도전막내에 p형 불순물을 이온주입하는 단계; Ion implanting a p-type impurity in the conductive membrane of the open the pMOS region;
    상기 제2 마스크를 제거하는 단계; Removing said second mask;
    상기 도전막내에 이온주입된 불소를 상기 nMOS영역의 옥시나이트라이드막까지 확산시키는 단계; Step for diffusing the implanted fluorine to the conductive membrane to the oxynitride film of the nMOS region;
    상기 도전막을 식각하여 상기 nMOS 영역과 상기 pMOS영역에 각각 게이트전극을 형성하는 단계; Forming a gate electrode in the nMOS region and the pMOS region by etching the conductive film; And
    상기 게이트전극 양측의 상기 반도체기판내에 각각 n형 소스/드레인영역과 p형 소스/드레인영역을 형성하는 단계 Forming an n-type source / drain region and the p-type source / drain region in the semiconductor substrate respectively on both sides of said gate electrode
    를 포함함을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device which is characterized in that it comprises a.
  12. 제11항에 있어서, 12. The method of claim 11,
    상기 불소를 이온주입하는 단계는, Ion implanting the fluorine,
    불소를 이온주입하기 위한 가속에너지를 0.5keV∼20keV로 인가하고, 불소의 주입량을 1×10 14 ∼2×10 16 /cm 2 로 하여 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device, characterized in that the acceleration energy is applied to an ion implantation of fluorine in 0.5keV~20keV and, by the injection amount of the fluorine to 1 × 10 14 ~2 × 10 16 / cm 2 ion implanting.
  13. 제11항에 있어서, 12. The method of claim 11,
    상기 불소를 이온주입하는 단계는, Ion implanting the fluorine,
    플라즈마 소스가스로 불소가 포함된 가스 또는 불소가 포함된 가스들의 혼합가스를 이용하되, 상기 플라즈마 소스가스를 5sccm∼500sccm의 유량으로 주입시킨 상태에서 기판온도를 0℃∼600℃로 유지하며, 100W∼3000W의 소스파워와 0W∼3000W의 바이어스파워를 인가하면서 5초∼500초동안 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법. But a mixed gas of a gas or a gas containing a fluorine-containing plasma in a fluorine source gas, and kept in a state in which the injection of the plasma source gas at a flow rate of the substrate temperature being 5sccm~500sccm 0 ℃ ~600 ℃, 100W while applying a source power and bias power of 0W~3000W of ~3000W method of producing a semiconductor device characterized in that the ion implantation for 5-500 seconds.
  14. 제11항에 있어서, 12. The method of claim 11,
    상기 도전막내에 이온주입된 불소를 상기 nMOS영역의 게이트산화막까지 확산시키는 단계는, The step of diffusing through the gate oxide of the nMOS region the ion-implanted on the conductive membrane is a fluorine,
    N 2 , NH 3 또는 진공분위기에서 500℃∼950℃로 10초∼3600초동안 열처리하는 것을 특징으로 하는 반도체소자의 제조 방법. N 2, NH 3 or a method of producing a semiconductor device characterized in that the heat-treated for 10-3600 seconds in a vacuum atmosphere to 500 ℃ ~950 ℃.
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