KR20060088775A - Method for manufacturing interlayer dielectric film of semiconductor device - Google Patents
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Abstract
반도체 장치의 제조에서 매립 특성이 우수한 층간절연막을 형성하는 방법에서는, 먼저 하부 구조물을 갖는 기판 상에 리세스 영역을 갖도록 패터닝된 금속 배선을 형성한다. 이어서, 300 내지 400℃의 온도에서 SiH4, O2, PH3 및 H 2 가스를 제공하는 고밀도 플라즈마 화학기상증착을 수행하여 상기 금속 배선의 리세스 영역을 충분하게 매립시키는 층간절연막을 형성한다. 이로써, 하부에 형성된 게이트 절연막의 전기적인 특성 열화를 줄일 수 있다. 또한, 상기 금속 배선 사이의 리세스 영역을 충분하게 매립한다. 따라서, 본 발명에 의하면 반도체 장치의 신뢰도 및 응답 속도를 향상시키며 수율 향상을 기대할 수 있다. In the method of forming an interlayer insulating film having excellent embedding characteristics in the manufacture of a semiconductor device, first, a metal wiring patterned to have a recessed region is formed on a substrate having a lower structure. Subsequently, high-density plasma chemical vapor deposition is performed to provide SiH 4 , O 2 , PH 3 and H 2 gases at a temperature of 300 to 400 ° C. to form an interlayer insulating film that sufficiently fills the recess region of the metal wiring. Thereby, the deterioration of the electrical characteristics of the gate insulating film formed in the lower part can be reduced. Further, the recessed region between the metal wirings is sufficiently filled. Therefore, according to the present invention, it is possible to improve the reliability and the response speed of the semiconductor device and to improve the yield.
Description
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.
도 4는 본 발명의 방법에 따라 제조한 게이트 절연막의 전기적인 특성 평가를 설명하기 위한 그래프이다.4 is a graph for explaining the electrical characteristic evaluation of the gate insulating film prepared according to the method of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 기판 12 : 게이트 구조물10
14 : 게이트 절연막 16 : 도핑된 폴리실리콘 패턴 14 gate
18 : 실리사이드 패턴 20 : 하드마스크막 패턴 18: silicide pattern 20: hard mask film pattern
22 : 게이트 스페이서 24 : 콘택 플러그22: gate spacer 24: contact plug
26 : 제1 층간절연막 28 : 개구부 26: first interlayer insulating film 28: opening
30 : 제2 층간절연막 32 : 금속 배선30 second interlayer insulating film 32 metal wiring
34 : 텅스텐 패턴 36 : 캡핑막 패턴34: tungsten pattern 36: capping film pattern
38 : 스페이서 40 : 리세스 영역 38
42 : 제3 층간절연막 42: third interlayer insulating film
본 발명은 반도체 장치의 층간절연막 제조방법에 관한 것이다. 보다 상세하게는, 반도체 장치의 제조에서 매립 특성이 우수한 층간절연막을 형성하는 방법에 관한 것이다. The present invention relates to a method for producing an interlayer insulating film of a semiconductor device. More specifically, the present invention relates to a method for forming an interlayer insulating film having excellent embedding characteristics in the manufacture of semiconductor devices.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라, 상기 반도체 장치의 주요한 기술로서 층간절연막 등과 같은 막 형성을 위한 가공 기술에 대한 요구도 엄격해지고 있다. In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. Accordingly, the demand for processing technology for forming a film, such as an interlayer insulating film, as a main technology of the semiconductor device is also increasing.
구체적으로, 최근에 반도체 장치의 고집적화가 진행됨에 따라서 상기 반도체 장치의 금속 배선 사이의 갭(gap)의 간격이, 예컨대 82nm 이하로 좁아지면서 어스펙트 비(high aspect ratio)가 더욱 커진다. 때문에, 상기 층간절연막 등과 같은 막 형성을 위한 가공 기술은 상기 갭을 매립하는 능력을 향상시키는 방향으로 발전하고 있다. Specifically, as the integration of semiconductor devices is advanced recently, the gap ratio between the metal wirings of the semiconductor devices is narrowed to, for example, 82 nm or less, and the aspect ratio becomes higher. Therefore, processing techniques for film formation such as the interlayer insulating film and the like have been developed in the direction of improving the ability to fill the gaps.
그리고, 반도체 장치 내의 다른 구성 요소들, 예컨대 게이트 절연막의 전기적인 특성을 떨어뜨리지 않는 방향으로 발전하고 있다. 상기 게이트 절연막은 반도체 장치의 발전에 따라서 그 두께가 계속해서 얇아지는 추세이기 때문에 후속 공정인 상기 게이트 절연막을 포함하는 하부 구조물 상에 층간절연막을 형성할 경우에 도 영향을 받는다. In addition, it is developing in a direction that does not degrade the electrical characteristics of other components in the semiconductor device, for example, the gate insulating film. Since the thickness of the gate insulating layer continues to decrease with the development of the semiconductor device, the gate insulating layer is also affected when the interlayer insulating layer is formed on the lower structure including the gate insulating layer.
예를 들면, 디램 반도체 장치에서, 하부에 형성된 게이트 전극에 전기적으로 접속되는 비트 라인들 각각을 전기적으로 격리시키기 위하여 고밀도 플라즈마(high demsity plasma) 화학기상증착(chemical vapor deposition)을 수행하여 층간절연막을 형성할 때 상기 게이트 전극 아래에 형성되어 있는 게이트 절연막이 열화되는 상황이 빈번하게 발생한다. 특히, 상기 게이트 절연막이 약 50㎚ 이하의 두께로 형성되어 있을 경우에는 더욱 심각한 열화가 발생한다. For example, in a DRAM semiconductor device, an interlayer insulating film is formed by performing high demsity plasma chemical vapor deposition to electrically isolate each of the bit lines electrically connected to a gate electrode formed at a lower portion thereof. When forming, the situation in which the gate insulating film formed under the gate electrode deteriorates frequently occurs. In particular, more serious degradation occurs when the gate insulating film is formed to a thickness of about 50 nm or less.
즉, 상기 층간절연막을 형성할 때, 상기 비트 라인이 안테나처럼 작용하여 상기 플라즈마에 포함된 전하가 포집하게 되고, 결국에 하부에 형성된 게이트 절연막을 손상(damage)시켜 전기적인 특성을 열화시키는 것이다. 그러므로, 종래의 방법에 따라 제조한 반도체 장치는 신뢰도 및 응답 속도를 떨어뜨리고 수율이 감소되는 문제점이 있다. That is, when the interlayer insulating film is formed, the bit line acts as an antenna to collect charges contained in the plasma, thereby damaging the gate insulating film formed at the bottom to deteriorate electrical characteristics. Therefore, a semiconductor device manufactured according to the conventional method has a problem of lowering reliability and response speed and decreasing yield.
상기 플라즈마에 의한 손상을 해결하기 위하여 상기 플라즈마를 사용하지 않는 서브상압 화학기상증착(sub atmosphere CVD)이 있으나, 상기 방법은 갭을 매립하는 능력이 떨어진다. There is sub atmosphere CVD which does not use the plasma to solve the damage caused by the plasma, but the method lacks the ability to fill gaps.
그래서, 상기 고밀도플라즈마 화학기상증착을 사용하되, 상기 플라즈마에 의한 손상을 최소화하는 방법이 요구되고 있다. 때문에, 알에프 파워(RF POWER)를 줄이거나, 사전에 플라즈마에 의한 손상이 없는 라이너(liner) 즉, 프리 코팅 막(free coating layer)을 사전에 도입하는 것이다. 상기 방법의 경우에는 상술한 플라즈마에 의한 손상을 줄일 수 있으나 갭을 매립하는 능력이 떨어지는 단점을 가지 고 있다. Therefore, there is a need for a method of using the high density plasma chemical vapor deposition to minimize the damage caused by the plasma. Therefore, the RF power is reduced, or a liner that is not damaged by plasma in advance, that is, a free coating layer is introduced in advance. In the case of the method, it is possible to reduce the damage caused by the above-described plasma, but has a disadvantage in that the ability to fill the gap is poor.
따라서, 본 발명의 목적은 고밀도플라즈마 화학기상증착으로 층간절연막을 형성할 때에 게이트 절연막의 열화를 줄일 수 있고, 금속 배선 사이를 충분하게 매립하는 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method of reducing the deterioration of the gate insulating film when forming the interlayer insulating film by high-density plasma chemical vapor deposition, and sufficiently filling the metal wirings.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 층간절연막 형성방법은, 먼저 하부 구조물을 갖는 기판 상에 리세스 영역을 갖도록 패터닝된 금속 배선을 형성한다. 이어서, 300 내지 400℃의 온도에서 SiH4, O2, PH3 및 H2 가스를 제공하는 고밀도 플라즈마 화학기상증착을 수행하여 상기 금속 배선의 리세스 영역을 충분하게 매립시키는 층간절연막을 형성한다. In order to achieve the above object, the method for forming an interlayer insulating film of a semiconductor device according to the present invention first forms a metal wiring patterned to have a recess region on a substrate having a lower structure. Subsequently, high-density plasma chemical vapor deposition is performed to provide SiH 4 , O 2 , PH 3 and H 2 gases at a temperature of 300 to 400 ° C. to form an interlayer insulating film that sufficiently fills the recess region of the metal wiring.
본 발명에 따른 반도체 장치의 층간절연막 형성방법은 고밀도 플라즈마 화학기상증착을 사용하되, 증착 온도를 적절하게 조절함으로서 상기 금속 배선에 포집되는 전하의 양이 줄어들어 결국에 하부에 형성된 게이트 절연막의 전기적인 특성 열화를 줄일 수 있다. 또한, 상기 증착 온도에서 금속 배선 사이의 리세스 영역을 충분하게 매립하도록 소스 가스인 SiH4 및 O2에 PH3 및 H2 가스를 추가하여 매립능력을 향상시킨다. 따라서, 본 발명에 의하면 반도체 장치의 신뢰도 및 응답 속도를 향상시키며 수율 향상을 기대할 수 있다. The method for forming an interlayer insulating film of a semiconductor device according to the present invention uses high density plasma chemical vapor deposition, but by appropriately controlling the deposition temperature, the amount of charge trapped in the metal wiring is reduced, resulting in the electrical characteristics of the gate insulating film formed at the bottom. Deterioration can be reduced. In addition, the source gas SiH 4 and so as to sufficiently fill the recess region between the metal wirings at the deposition temperature. PH 3 and H 2 gases are added to O 2 to improve landfill capacity. Therefore, according to the present invention, it is possible to improve the reliability and the response speed of the semiconductor device and to improve the yield.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다. 1 to 3 are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 벌크 타입의 실리콘 기판(10) 상에 하부 구조물을 형성한다. Referring to FIG. 1, a lower structure is formed on a
상기 하부 구조물은 게이트 구조물(12)과 소스/드레인 영역(도시하지 않음)을 포함하는 트랜지스터, 상기 게이트 구조물(12)과 전기적으로 접속하는 콘택 플러그(24)를 포함하는 제1 층간절연막(26) 및 상기 콘택플러그(24) 만을 선택적으로 노출시키는 개구부(30)를 구비하는 제2 층간절연막(28)이 순차적으로 적층되어 있다. The lower structure includes a first
구체적으로, 상기 하부 구조물의 형성방법을 설명하면, 기판(10) 상에 게이트 구조물(12)을 형성한다. 상기 게이트 구조물(12)은 게이트 절연막 패턴(14), 도핑된 폴리실리콘층 패턴(16), 실시사이드 패턴(18) 및 하드마스크막 패턴(20)이 적층된 형상을 갖는다. 그리고, 게이트 구조물(12)의 양측에 게이트 스페이서(22)를 형성한다. 계속하여, 상기 게이트 구조물(12)과 게이트 스페이서(22)를 이온주입 마스크로 이용하여 상기 액티브 영역(도시하지 않음)에 불순물을 주입하여 소스/드레인 영역(도시하지 않음)을 형성한다. 다음에, 상기 게이트 구조물(12)과 전기적으로 접속하는 콘택 플러그(24)를 구비하는 제1 층간절연막(26)을 기판(10) 전면에 형성한다. 그리고, 상기 제1 층간절연막(26)은 산화막, 예를 들면 BPSG 막 등의 유 동성이 좋은 막질로 형성하는 것이 바람직하다. 이어서, 상기 콘택플러그(24) 만을 선택적으로 노출시키는 개구부(30)를 구비하는 제2 층간절연막(28)을 제1 층간절연막(26) 상에 형성한다.Specifically, the method of forming the lower structure will be described. The
도 2를 참조하면, 상기 개구부(30)를 매립하여 콘택플러그(22)와 접속하는 패터닝된 금속 배선(32)을 제2 층간 절연막(28) 상에 형성한다. 상기 금속 배선(32)은 주로 비트 라인이다. 그리고, 상기 금속 배선(32)은 텅스텐 패턴(34) 및 캡핑막 패턴(36)이 적층되어 있다. 계속하여, 상기 패터닝된 금속 배선(32) 양측 벽에 스페이서(38)을 형성한다. 이로써, 상기 금속배선(32) 사이에 리세스 영역(40)이 형성된다. Referring to FIG. 2, a patterned metal line 32 is formed on the second
도 3을 참조하면, 상기 금속 배선(32) 상에 고밀도 플라즈마 화학기상증착을 수행하여 제3 층간절연막(42)을 형성한다. 이때, 상기 제3 층간절연막(42)은 상기 금속 배선(32)의 리세스 영역(40)을 충분하게 매립시킨다. Referring to FIG. 3, a high density plasma chemical vapor deposition is performed on the metal wire 32 to form a third interlayer
상기 제3 층간절연막(42)을 형성하기 위해 반응챔버(미도시) 내로 유입되는 증착 가스로는 SiH4, O2, PH3 및 H2 가스를 사용하는 것이 바람직하다. 상기 SiH4 가스는 실리콘 소스 가스이고, 상기 O2 가스는 산소 소스 가스이다. 그리고, 상기 PH3 및 H2 가스는 상기 제2 층간절연막(42)의 매립능력이 향상시키기 위하여 추가되는 가스이다. 특히, 본 실시예에서는 SiH4, O2, PH3 및 H2 가스의 혼합비가 1: 0.5 내지 3 : 0.2 내지 2: 50 내지 200으로 상기 조정하는 것이 바람직하다. It is preferable to use SiH 4 , O 2 , PH 3, and H 2 gas as deposition gases flowing into the reaction chamber (not shown) to form the third
구체적으로, 상기 SiH4 가스는 8sccm(standard cubic centimeters per minute, 이하에서는 종종 sccm으로 명명함), 상기 O2 가스는 16sccm, 상기 PH3 가스는 4sccm, 상기 H2 가스는 800sccm이 제공하는 것이 바람직하다. Specifically, the SiH4 gas is 8 sccm (standard cubic centimeters per minute, hereinafter sometimes referred to as sccm), the O2 gas is 16sccm, the PH3 gas is 4sccm, the H2 gas is preferably provided to 800sccm.
이 때, 반응챔버 내의 압력은 1-10 mTorr, RF 소스 파워는 3800-5800W, 바이어스 파워는 1500-3500W가 바람직하다. 또한, 기판(10)의 온도는 300-400℃가 바람직하다. At this time, the pressure in the reaction chamber is preferably 1-10 mTorr, RF source power is 3800-5800W, and bias power is 1500-3500W. Moreover, as for the temperature of the board |
이로써, 종래의 고밀도 플라즈마 화학기상장치에서 사용되는 증착온도보다 낮은 증착 온도인 상기 300-400℃에서 플라즈마가 형성되기 때문에, 종래기술에 비하여 금속 배선에 차지되는 전하의 양이 줄어들어 게이트 절연막의 전기적 특성의 열화를 줄일 수 있다. As a result, since the plasma is formed at the deposition temperature lower than the deposition temperature used in the conventional high density plasma chemical vapor apparatus, the amount of electric charges occupied in the metal wiring is reduced compared to the prior art, thereby reducing the electrical characteristics of the gate insulating film. Can reduce the deterioration.
그리고, 상기 300-400℃와 같은 낮은 증착 온도에서 통상적으로 매립능력이 떨어지는 문제점을 개선하기 위하여 PH3 가스를 추가한다. 때문에, 상기 증착 온도에서 증착되는 물질의 유리전이온도(Glass Transition Temperature)를 낮춰 리플로우(Reflow) 특성을 향상시킨다. 또한, H2 가스를 추가하여 재증착된 종(Redeposited species)의 탈착을 향상시킨다. 이로써, 상기 금속 배선 사이를 충분하게 매립하도록 매립능력을 향상시킨다. 따라서, 반도체 장치의 신뢰도 및 응답 속도를 향상시키며 수율 향상을 기대할 수 있다. And, in order to improve the problem that the buried capacity is usually lowered at a low deposition temperature, such as 300-400 ℃ is added PH 3 gas. Therefore, the glass transition temperature of the material deposited at the deposition temperature is lowered to improve reflow characteristics. In addition, H 2 gas is added to enhance the desorption of redeposited species. As a result, the embedding capability is improved to sufficiently fill the spaces between the metal wires. Therefore, the reliability and response speed of a semiconductor device can be improved and a yield can be expected.
게이트 절연막의 전기적인 특성 평가Evaluation of electrical properties of gate insulating film
도 4는 본 발명의 방법에 따라 제조한 게이트 절연막의 전기적인 특성 평가 를 설명하기 위한 그래프이다.4 is a graph for explaining the electrical characteristic evaluation of the gate insulating film prepared according to the method of the present invention.
도 4를 참조하면, 실시예 1과 동일한 방법을 수행하여 실리콘 기판 상에 비트라인을 형성하였다. 그리고, 하기의 방법들을 수행하여 상기 실리콘 기판 상에 층간절연막들을 형성하였다. Referring to FIG. 4, the same method as in Example 1 was performed to form a bit line on a silicon substrate. Then, the following methods were performed to form interlayer insulating films on the silicon substrate.
제1 샘플로서 실시예 1의 방법에 따라 형성한 비트 라인을 갖는 기판 상에 서브상압 화학기상증착를 수행하여 제1 층간절연막을 형성하였다. 그리고, 제2 샘플로서 약 700℃의 증착 온도 조건에 SiH4, O2, H2 가스를 사용한 고밀도 플라즈마 화학기상증착을 수행하여 제2 층간절연막을 형성하였다. 그리고, 제3 샘플로서 실시예 1의 방법과 동일한 고밀도 플라즈마 화학기상증착을 이용하여 제2 층간절연막을 형성하였다. Sub-atmospheric chemical vapor deposition was performed on the substrate having the bit lines formed according to the method of Example 1 as the first sample to form a first interlayer insulating film. Then, a high density plasma chemical vapor deposition using SiH 4 , O 2 , H 2 gas was performed at a deposition temperature of about 700 ° C. as a second sample to form a second interlayer insulating film. Then, as the third sample, a second interlayer insulating film was formed using the same high density plasma chemical vapor deposition as the method of Example 1.
상기 제1 내지 제3 샘플 각각에 대한 게이트 절연막의 전기적인 특성 차이를 확인하였다. 상기 게이트 절연막의 전기적인 특성 차이는 차지 대 항복전압(Charge-to-Breakdown(Qbd, C/㎠))을 측정하였다. 그리고, 상기 측정 결과에 대한 불량의 누적분포도를 상기 도 4에 표시된다. Differences in electrical characteristics of the gate insulating layers of the first to third samples were confirmed. The difference in electrical characteristics of the gate insulating film was measured by charge-to-breakdown voltage (Qbd, C / cm 2). 4 is a cumulative distribution diagram of the defects of the measurement results.
도 4에서, X 축은 게이트 절연막의 항복전압 값(V)을 나타내고, Y축은 불량 누적 가능(%)를 나타내고 있다. 그리고, 도시된 부호 ■는 제1 샘플에 대한 측정결과를 나타내고, ▲는 제2 샘플에 대한 측정결과를 나타내고, ◆ 는 제3 샘플에 대한 측정결과를 나타내고 있다. In FIG. 4, the X axis represents a breakdown voltage value V of the gate insulating film, and the Y axis represents a possible accumulation (%) of defects. And, shown in Fig. 1 indicates a measurement result for the first sample, ▲ indicates a measurement result for the second sample, ◆ indicates a measurement result for the third sample.
제1 샘플은 0~10%와 90%~100%에서 불량을 보이고 있다. 그리고, 제2 샘플은 전체적으로 불량한 결과를 보이고 있다. 그리고, 제3 샘플은 0~10%에서 불량을 보이고 있다. 이로써, 제3 샘플이 가장 양호한 결과를 나타내고 있다. The first sample is defective at 0-10% and 90% -100%. In addition, the second sample shows a poor result as a whole. And, the third sample is defective at 0 to 10%. As a result, the third sample shows the best result.
본 발명에 따른 반도체 장치의 층간절연막 형성방법은 고밀도 플라즈마 화학기상증착을 사용하되, 증착 온도를 적절하게 조절함으로서 상기 금속 배선에 포집되는 전하의 양이 줄어들어 결국에 하부에 형성된 게이트 절연막의 전기적인 특성 열화를 줄일 수 있다. 또한, 상기 증착 온도에서 금속 배선 사이의 리세스 영역을 충분하게 매립하도록 소스 가스인 SiH4 및 O2에 PH3 및 H2 가스를 추가하여 매립능력을 향상시킨다. 따라서, 본 발명에 의하면 반도체 장치의 신뢰도 및 응답 속도를 향상시키며 수율 향상을 기대할 수 있다. The method for forming an interlayer insulating film of a semiconductor device according to the present invention uses high density plasma chemical vapor deposition, but by appropriately controlling the deposition temperature, the amount of charge trapped in the metal wiring is reduced, resulting in the electrical characteristics of the gate insulating film formed at the bottom. Deterioration can be reduced. In addition, the source gas SiH 4 and so as to sufficiently fill the recess region between the metal wirings at the deposition temperature. PH 3 and H 2 gases are added to O 2 to improve landfill capacity. Therefore, according to the present invention, it is possible to improve the reliability and the response speed of the semiconductor device and to improve the yield.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050009734A KR20060088775A (en) | 2005-02-02 | 2005-02-02 | Method for manufacturing interlayer dielectric film of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050009734A KR20060088775A (en) | 2005-02-02 | 2005-02-02 | Method for manufacturing interlayer dielectric film of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060088775A true KR20060088775A (en) | 2006-08-07 |
Family
ID=37177100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050009734A KR20060088775A (en) | 2005-02-02 | 2005-02-02 | Method for manufacturing interlayer dielectric film of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060088775A (en) |
-
2005
- 2005-02-02 KR KR1020050009734A patent/KR20060088775A/en not_active Application Discontinuation
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |