KR20060079279A - A method for fabricating a semiconductor device - Google Patents
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Abstract
본 발명은 층간 절연막의 보이드를 방지할 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 상기 반도체 기판을 노출시키는 제 1 트랜치를 갖는 제 1 층간 절연막을 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 금속층을 형성하고, 이를 화학기계적연마 공정을 통해 패터닝하여, 상기 제 1 트랜치 내부에 하부 전극을 형성하는 단계; 상기 하부 전극을 노출시키는 제 2 트랜치를 갖는 제 2 층간 절연막을 상기 제 1 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 2 트랜치 내부에 하부 절연막을 형성하는 단계;상기 하부 절연막을 노출시키는 제 3 트랜치를 갖는 제 3 층간 절연막을 상기 제 2 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 2 금속층을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 3 트랜치 내부에 상부 전극을 형성하는 단계: 및, 상기 결과물이 형성된 반도체 기판의 전면에 제 2 절연물질을 형성하는 단계를 포함하여 이루어지는 것이다The present invention relates to a method for manufacturing a semiconductor device capable of preventing voids in an interlayer insulating film, the method comprising: forming a first interlayer insulating film having a first trench exposing the semiconductor substrate on the semiconductor substrate; Forming a first metal layer on an entire surface of the semiconductor substrate on which the resultant is formed, and patterning the first metal layer through a chemical mechanical polishing process to form a lower electrode in the first trench; Forming a second interlayer insulating film having a second trench exposing the lower electrode on the first interlayer insulating film; Forming a first insulating material on the entire surface of the semiconductor substrate on which the resultant is formed, and patterning the first insulating material through a chemical mechanical polishing process to form a lower insulating film in the second trench; a third trench exposing the lower insulating film Forming a third interlayer insulating film having on said second interlayer insulating film; Forming a second metal layer on a front surface of the semiconductor substrate on which the resultant is formed, and patterning the second metal layer through a chemical mechanical polishing process to form an upper electrode in the third trench: and on the front surface of the semiconductor substrate on which the resultant is formed Forming a second insulating material.
반도체 소자, MIM 커패시터, 층간 절연막Semiconductor device, MIM capacitor, interlayer insulating film
Description
도 1a 내지 도 1f는 종래의 MIM 커패시터의 제조방법은 나타낸 공정 단면도1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional MIM capacitor.
도 2는 층간 절연막상에 발생하는 보이드(void)를 설명하기 위한 도면FIG. 2 is a diagram for explaining voids occurring on an interlayer insulating film. FIG.
도 3은 본 발명의 실시예에 따른 반도체 소자의 구성도3 is a block diagram of a semiconductor device according to an embodiment of the present invention
도 4a 내지 도 4p는 본 발명의 실시예에 따른 MIM 커패시터의 제조방법을 나타낸 공정단면도4A through 4P are cross-sectional views illustrating a method of manufacturing a MIM capacitor according to an exemplary embodiment of the present invention.
＊도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
300 : 반도체 기판 310a : 제 1 층간 절연막300:
312a : 제 2 층간 절연막 314a : 제 3 층간 절연막312a: second interlayer
316a : 제 4 층간 절연막 311a : 하부 전극316a: fourth interlayer
315a : 상부 전극 313a : 하부 절연막315a:
317a : 상부 절연막317a: upper insulating film
본 발명은 반도체 소자에 관한 것으로, 특히 층간 절연막의 보이드를 방지할 수 있는 반도체 소자의 제조방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of preventing voids in an interlayer insulating film.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 Chip내에 메모리 셀 어레이부, 예컨 대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/ 하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는BACKGROUND ART Recently, a merged memory logic (MML) is a device in which a memory cell array unit, for example, a DRAM (Dynamic Random Access Memory) and an analog or peripheral circuit are integrated together in a chip. Due to the emergence of such composite semiconductor devices, multimedia functions have been greatly improved, and high integration and speed of semiconductor devices can be effectively achieved. Meanwhile, in an analog circuit requiring high speed operation, development of a semiconductor device for implementing a high capacity capacitor is underway. In general, when the capacitor is a PIP (Polysilicon / Insulator / Polysilicon) structure, since the upper electrode and the lower electrode are used as the conductive polysilicon, an oxidation reaction occurs at the interface between the upper electrode / lower electrode and the dielectric thin film to form a natural oxide film. The disadvantage is that the capacitance is lowered. In addition, formed on the polysilicon layer
공핍층(depletion region)으로 인하여 커패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 커패시터의 구조를 MIS(Metal/Insulator/Silicon) 내지 MIM(Metal/Insulator/Metal)로Due to the depletion region, the capacitance is lowered, which is disadvantageous in that it is not suitable for high speed and high frequency operation. To solve this problem, the structure of the capacitor is MIS (Metal / Insulator / Silicon) to MIM (Metal / Insulator / Metal).
변경하게 되었는데, 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다.Among them, MIM capacitors are mainly used in high performance semiconductor devices because of their low resistivity and no parasitic capacitance due to depletion. Recently, a technique of forming a metal wiring of a semiconductor device using copper having a lower resistivity than aluminum has been introduced. Accordingly, various capacitors having a MIM structure using copper as an electrode have been proposed.
이하, 첨부된 도면을 참조하여 종래의 MIM 커패시터를 갖는 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device having a conventional MIM capacitor will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 MIM 커패시터의 제조방법은 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional MIM capacitor.
먼저, 도 1a 에 도시된 바와 같이, 절연막(110)이 형성된 반도체 기판(100)상에 차례로, 상부 금속층(113), 제 1 절연물질(112), 및 제 2 절연물질(114)을 차례로 형성한다.First, as shown in FIG. 1A, the
다음으로, 도 1b에 도시된 바와 같이, 상기 구조물을 포함한 반도체 기판(100)의 전면에 포토레지스트를 도포하고, 이를 포토 및 현상 공정을 통해 패터닝하여 상기 제 2 절연물질(114)상에 제 1 포토레지스트 패턴(PR1)을 형성한다.Next, as shown in FIG. 1B, a photoresist is coated on the entire surface of the
이후, 도 1c에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴(PR1)을 마스크로 하여, 상기 제 1 절연물질(114) 및 상부 금속층(113)을 차례로 식각하여, 상부 절연막(113a) 및 상부 전극(113a)을 형성한다. Subsequently, as illustrated in FIG. 1C, the first
다음으로, 도 1d에 도시된 바와 같이, 제 1 포토레지스트 패턴(PR1)을 제거하고, 상기 구조물이 형성된 반도체 기판(100)의 전면에 다시 포토레지스트를 도포하고, 이를 포토 및 현상 공정을 통해 패터닝하여, 상기 상부 절연막(113a) 및 상부 전극(113a)을 덮도록 상기 제 1 절연물질(112)상에 제 2 포토레지스트 패턴(PR2)을 형성한다.Next, as shown in FIG. 1D, the first photoresist pattern PR1 is removed, the photoresist is applied to the entire surface of the
이어서, 도 1e에 도시된 바와 같이, 상기 제 2 포토레지스트 패턴(PR2)을 마스크로 하여, 상기 제 1 절연물질(112) 및 하부 금속층(112)을 차례로 식각하여, 제 1 절연막(112a) 및 하부 전극(111a)을 형성한다. Subsequently, as shown in FIG. 1E, the first
다음으로, 도 1f에 도시된 바와 같이, 상기 구조물이 형성된 반도체 기판 (100)의 전면에 층간 절연막(150)을 형성한다.Next, as shown in FIG. 1F, an
그러나, 종래의 MIM 커패시터에는 다음과 같은 문제점이 있었다.However, the conventional MIM capacitor has the following problems.
도 2는 층간 절연막상에 발생하는 보이드(void)를 설명하기 위한 도면이다.2 is a view for explaining voids generated on an interlayer insulating film.
일반적으로, 종래에는 상기 제 1 절연물질(112) 및 하부 금속층(112)을 식각하는데 있어서, 반응성 이온식각(RIE; reactive ion etching)을 사용하는데, 이때, 상기 제 1 절연물질(112)과 하부 금속층(112)간의 계면과, 상기 제 1 절연물질(112)과 상부 금속층(113)간의 계면간의 식각율이 서로 다르기 때문에, 상기 제 1 절연물질(112)을 식각하여 형성된 하부 절연막(112a)의 가장자리가 역 테이퍼 형상을 이룬다. 이와 마찬가지로, 상부 절연막(113a)도 역 테이퍼 형상을 갖는다.In general, reactive ion etching (RIE) is used to etch the first
따라서, 상기 역 테이퍼 형상으로 인해, 상기 역 테이퍼 형상에 위치한 층간 절연막 부분(A)에 보이드(Void)가 발생하는 문제점이 발생한다.Therefore, due to the reverse tapered shape, a problem occurs in which voids occur in the interlayer insulating film portion A positioned in the reverse tapered shape.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 상부 절연막과 하부 절연막 형성시, 종래의 식각방법 대신에 화학기계적연마 방법을 사용함으로써, 상기 상부 절연막 및 하부 절연막에 역 테이퍼가 발행하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and when forming the upper insulating film and the lower insulating film, by using a chemical mechanical polishing method instead of the conventional etching method, the reverse taper is issued to the upper insulating film and the lower insulating film It is an object of the present invention to provide a method for manufacturing a semiconductor device that can be prevented.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에 상기 반도체 기판을 노출시키는 제 1 트랜치를 갖는 제 1 층간 절연막을 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 금 속층을 형성하고, 이를 화학기계적연마 공정을 통해 패터닝하여, 상기 제 1 트랜치 내부에 하부 전극을 형성하는 단계; 상기 하부 전극을 노출시키는 제 2 트랜치를 갖는 제 2 층간 절연막을 상기 제 1 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 2 트랜치 내부에 하부 절연막을 형성하는 단계; 상기 하부 절연막을 노출시키는 제 3 트랜치를 갖는 제 3 층간 절연막을 상기 제 2 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 2 금속층을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 3 트랜치 내부에 상부 전극을 형성하는 단계: 및, 상기 결과물이 형성된 반도체 기판의 전면에 제 2 절연물질을 형성하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of: forming a first interlayer insulating film having a first trench to expose the semiconductor substrate on a semiconductor substrate; Forming a first metal layer on an entire surface of the semiconductor substrate on which the resultant is formed, and patterning the first metal layer through a chemical mechanical polishing process to form a lower electrode in the first trench; Forming a second interlayer insulating film having a second trench exposing the lower electrode on the first interlayer insulating film; Forming a first insulating material on the entire surface of the semiconductor substrate on which the resultant is formed, and patterning the first insulating material through a chemical mechanical polishing process to form a lower insulating film inside the second trench; Forming a third interlayer insulating film having a third trench exposing the lower insulating film on the second interlayer insulating film; Forming a second metal layer on a front surface of the semiconductor substrate on which the resultant is formed, and patterning the second metal layer through a chemical mechanical polishing process to form an upper electrode in the third trench: and on the front surface of the semiconductor substrate on which the resultant is formed And forming a second insulating material.
여기서, 상기 제 3 층간 절연막은 상기 하부 절연막을 소정부분 중첩하는 것을 특징으로 한다.Here, the third interlayer insulating film overlaps the lower insulating film with a predetermined portion.
상기 제 1 층간 절연막 및 하부 절연막은 수소화된 실리콘으로 이루어지는 것을 특징으로 한다.The first interlayer insulating film and the lower insulating film may be formed of hydrogenated silicon.
상기 제 2 층간 절연막 및 제 3 층간 절연막은 FSG(Fluorinated Silicate Glass)로 이루어진 것을 특징으로 한다.The second interlayer insulating film and the third interlayer insulating film may be made of Fluorinated Silicate Glass (FSG).
상기 제 2 절연물질을 패터닝하여, 상기 상부 전극을 노출시키는 제 3 트랜치를 갖는 제 4 층간 절연막을 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 3 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 3 트랜치 내부에 상부 절연막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.Patterning the second insulating material to form a fourth interlayer insulating film having a third trench exposing the upper electrode; And forming a third insulating material on the entire surface of the semiconductor substrate on which the resultant is formed, and patterning it through a chemical mechanical polishing process to form an upper insulating film in the third trench.
상기 제 3 층간 절연막은 FSG(Fluorinated Silicate Glass)로 이루어진 것을 특징으로 한다.The third interlayer insulating film is made of Fluorinated Silicate Glass (FSG).
상기 상부 절연막은 수소화된 실리콘으로 이루어지는 것을 특징으로 한다.The upper insulating film is formed of hydrogenated silicon.
상기 반도체 기판과 상기 제 1 층간 절연막 사이, 및 상기 반도체 기판과 상기 하부 전극 사이에 절연막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.And forming an insulating film between the semiconductor substrate and the first interlayer insulating film and between the semiconductor substrate and the lower electrode.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 반도체 소자의 구성도이다.3 is a block diagram illustrating a semiconductor device in accordance with an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, 반도체 기판(300)과, 상기 반도체 기판(300)상에 형성된 제 1 층간 절연막(310a)과, 상기 제 1 층간 절연막(310a) 사이에 형성된 하부 전극(311a)과, 상기 제 1 층간 절연막(310a)상에 형성된 제 2 층간 절연막(312a)과, 상기 제 2 층간 절연막(312a) 사이에 형성된 하부 절연막(313a)과, 상기 제 2 층간 절연막(312a)상에 형성되는 제 3 층간 절연막(314a)과, 제 3 층간 절연막(314a) 사이에 형성된 상부 전극(315a)과, 상기 제 3 층간 절연막(314a) 상에 형성된 제 4 층간 절연막(316a)과, 상기 제 4 층간 절연막(316a) 사이에 형성된 상부 절연막(317a)을 포함한다.As illustrated in FIG. 3, a semiconductor device according to an embodiment of the present invention may include a
이와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 제조방법을 상세 히 설명하면 다음과 같다.Referring to the method of manufacturing a semiconductor device according to an embodiment of the present invention configured as described above in detail.
도 4a 내지 도 4p는 본 발명의 실시예에 따른 MIM 커패시터의 제조방법을 나타낸 공정단면도이다.4A through 4P are cross-sectional views illustrating a method of manufacturing a MIM capacitor according to an exemplary embodiment of the present invention.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(300)상에 제 1 절연물질(310)을 증착한다.First, as shown in FIG. 4A, a first insulating
이후, 도 4b에 도시된 바와 같이, 상기 제 1 절연물질(310)을 포토 및 식각공정을 통해 패터닝하여 제 1 층간 절연막(310a)을 형성한다. 이때, 상기 제 1 층간 절연막(310a)에는 상기 반도체 기판(300)의 소정 부분을 노출시키는 제 1 트랜치(401)가 형성된다.Thereafter, as illustrated in FIG. 4B, the first insulating
여기서, 상기 제 1 절연물질(310)은 수소화된 실리콘(SiH4)을 사용할 수 있다.Here, the first insulating
이어서, 도 4c에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)상에 하부 금속층(311)을 증착한다.Subsequently, as shown in FIG. 4C, the
다음으로, 도 4d에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 1 층간 절연막(310a)이 노출될 때까지 상기 하부 금속층(311)을 평탄화한다. 그러면, 상기 제 1 트랜치(401) 내부에 하부 전극(311a)이 형성된다.Next, as shown in FIG. 4D, the chemical mechanical polishing process is performed to planarize the
이후, 도 4e에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 2 절연물질(312)을 증착한다.Thereafter, as illustrated in FIG. 4E, a second
다음으로, 도 4f에 도시된 바와 같이, 포토 및 식각공정을 통해 상기 제 2 절연물질(312)을 패터닝하여, 상기 제 1 층간 절연막(310a)상에 제 2 층간 절연막 (312a)을 형성한다.Next, as shown in FIG. 4F, the second insulating
이때, 상기 제 2 층간 절연막(312a)이 형성되면서, 상기 하부 전극(311a)을 노출시키는 제 2 트랜치(402)가 형성된다.In this case, while the second
여기서, 상기 제 2 절연물질(312)은 플루오르화 규산염 유리를 사용할 수 있다.Here, the second insulating
이후, 도 4g에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 3 절연물질(313)을 증착한다.Thereafter, as illustrated in FIG. 4G, a third
다음으로, 도 4h에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 2 층간 절연막(312a)이 노출될 때까지 상기 제 3 절연물질(313)을 평탄화한다. 그러면, 상기 제 2 트랜치(402) 내부에 하부 절연막(313a)이 형성된다.Next, as shown in FIG. 4H, the chemical mechanical polishing process is performed to planarize the third insulating
이후, 도 4i에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 4 절연물질(314)을 형성한다.Thereafter, as shown in FIG. 4I, a fourth insulating
다음으로, 도 4j에 도시된 바와 같이, 포토 및 식각공정을 통해 상기 제 4 절연물질(314)을 패터닝하여, 상기 제 2 층간 절연막(312a)상에 제 3 층간 절연막(314a)을 형성한다. 여기서, 상기 제 3 층간 절연막(314a)은 상기 하부 절연막(312a)의 소정 부분을 덮도록 형성된다.Next, as shown in FIG. 4J, the fourth insulating
이때, 상기 제 3 층간 절연막(314a)이 형성되면서, 상기 하부 절연막(312a)을 노출시키는 제 3 트랜치(403)가 형성된다.In this case, while the third
이후, 도 4k에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 상부 금속층(315)을 형성한다.Thereafter, as shown in FIG. 4K, an
다음으로, 도 4l에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 3 층간 절연막(314a)이 노출될 때까지 상기 상부 금속층(315)을 평탄화한다. 그러면, 상기 제 3 트랜치(403) 내부에 상부 전극(315a)이 형성된다.Next, as shown in FIG. 4L, the chemical mechanical polishing process is performed to planarize the
이어서, 도 4m에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 5 절연물질(316)을 형성한다.Subsequently, as illustrated in FIG. 4M, a fifth insulating
다음으로, 도 4n에 도시된 바와 같이, 포토 및 식각공정을 통해 상기 제 5 절연물질(316)을 패터닝하여, 상기 제 3 층간 절연막(314a)상에 제 4 층간 절연막(316a)을 형성한다. Next, as shown in FIG. 4N, the fifth insulating
이때, 상기 제 4 층간 절연막(316a)이 형성되면서, 상기 상부 전극(315a)을 노출시키는 제 4 트랜치(404)가 형성된다.In this case, while the fourth
이어서, 도 4o에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 5 절연물질(317)을 증착한다.Subsequently, as illustrated in FIG. 4O, a fifth insulating
다음으로, 도 4p에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 4 층간 절연막(316a)이 노출될 때까지 상기 제 5 절연물질(317)을 평탄화한다. 그러면, 상기 제 4 트랜치(404) 내부에 상부 절연막(317a)이 형성된다.Next, as shown in FIG. 4P, the chemical mechanical polishing process is performed to planarize the fifth insulating
이와 같이 하여 MIM 커패시터가 완성된다.In this way, the MIM capacitor is completed.
한편, 도면에 도시하지 않았지만, 상기 반도체 기판(300)과 상기 하부 전극(311a)의 사이, 그리고 상기 반도체 기판(300)과 상기 제 1 층간 절연막(310a) 사이에 절연막을 더 형성할 수 있다.Although not illustrated, an insulating film may be further formed between the
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자에는 다음과 같은 효과가 있다.The semiconductor device according to the present invention as described above has the following effects.
본 발며에서는 상부 절연막 하부 절연막 공정시 종래의 식각공정을 사용하지 않고, 화학기계적연마 방법을 사용하기 때문에, 상기 상부 절연막 및 하부 절연막에 역 테이퍼가 발생하는 것을 방지할 수 있다.In the present invention, since the conventional etching process is not used in the upper insulating film lower insulating film process and the chemical mechanical polishing method is used, reverse taper can be prevented from occurring in the upper insulating film and the lower insulating film.
Claims (8)
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|---|---|---|---|---|
| KR100929459B1 (en) * | 2007-12-27 | 2009-12-02 | 주식회사 동부하이텍 | Capacitor of semiconductor device and manufacturing method thereof |
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2004
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| KR100617060B1 (en) | 2006-08-30 |
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