KR20060079050A

KR20060079050A - 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된ｃｍｏｓ 전력 증폭기

Info

Publication number: KR20060079050A
Application number: KR1020050026142A
Authority: KR
Inventors: 이재섭; 강현일; 이성수; 홀거 로다; 고주현; 백동현; 홍성철
Original assignee: 삼성전자주식회사
Priority date: 2004-12-31
Filing date: 2005-03-29
Publication date: 2006-07-05
Also published as: CN1801603A; KR101126411B1

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

본 발명은 RF(Radio Frequency) 시스템에 관한 것으로, 특히 RF 시스템에 사용되는 전력 증폭기 모듈(Power amplifier module)의 집적화에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 DAT(Distributed active transformer) 구조의 전력 증폭기에서 문제가 되는 K 요소를 끌어올려 효율과 최대 출력을 최적화하는 전력 증폭기를 제공하는데 그 목적이 있음.

3. 발명의 해결 방법의 요지

본 발명은, 온-칩으로 집적화된 CMOS(complementary metal-oxide semiconductor) 전력 증폭기에 있어서, 제 1 계층에 위치한 1차 권선과, 상기 1차 권선과 같은 위치로 상기 제 1 계층의 상위의 제 2 계층에 존재하는 2차 권선들과, 상기 2차 권선들을 연결하는 교차부를 포함하여 구성하는 것을 특징으로 함.

4. 발명의 중요한 용도

본 발명은 RF 시스템 등에 이용됨.

CMOS, NMOS, DAT, 전력 증폭기

Description

효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 ＣＭＯＳ 전력 증폭기{Fully Integrated Efficiency Enhanced Small Form Factor CMOS Power Amplifier}

도 1 은 전형적인 전력 증폭기에 관한 일실시예 구성도.

도 2a 내지 도 2b 는 종래의 LC 공진 임피던스 변환 회로와 LC 공진 임피던스 변환 회로의 임피던스 변환을 보여주는 스미스 차트(Smith Chart)의 예시도.

도 3 은 미국 특허 US 6,359,513호에서 제시한 종래의 전력 증폭기에 관한 일실시예 구성도.

도 4 는 미국 특허 US 6,737,948호에서 제시한 종래의 전력 증폭기에 관한 일실시예 구성도.

도 5a 내지 도 5c 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기의 일실시예 구성도.

도 6 은 도 5a의 CMOS 전력 증폭기의 등가 회로에 대한 예시도.

도 7a 내지 도 7b 는 기본적인 NMOS 트랜지스터 한 쌍의 푸쉬 풀 증폭기의 일실시예 예시도.

도 8a 내지 도 8b 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 유용성을 증명하기 위해 비교 시뮬레이션을 한 US 6,737,948에서 제시한 플래너 DAT의 구조의 ASITIC 시뮬레이션 결과 예시도.

도 9a 내지 도 9b 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 유용성을 증명하기 위해 비교 시뮬레이션을 한 본 발명에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 제 1 실시예에 대한 ASITIC 시뮬레이션 결과 예시도.

도 10a 내지 도 10b 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 유용성을 증명하기 위해 비교 시뮬레이션을 한 본 발명에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 제 3 실시예에 대한 ASITIC 시뮬레이션 결과 예시도.

도 11 은 본 발명에 따른 CMOS 전력 증폭기와 기존의 Planar 형식의 전력 증폭기의 성능을 비교한 비교 예시도.

도 12 는 본 발명에 따른 CMOS 전력 증폭기의 부하(Load) 불일치를 해소하기 위한 제 1 실시예 구성도.

도 13 은 본 발명에 따른 CMOS 전력 증폭기의 부하(Load) 불일치를 해소하기 위한 제 2 실시예 구성도.

도 14 는 본 발명에 따른 CMOS 전력 증폭기에 적용되는 캐스코드(Cascode) 증폭기의 일실시예 구성도.

도 15a 내지 도 15e는 본 발명에 따른 CMOS 전력 증폭기에 있어서, 균일화 커패시턴스를 적용하지 않은 경우의 시뮬레이션 예시도.

도 16a 내지 도 16e는 본 발명에 따른 CMOS 전력 증폭기에 있어서, 균일화 커패시턴스를 적용한 경우의 시뮬레이션 예시도.

본 발명은 RF(Radio Frequency) 시스템에 관한 것으로, 특히 RF 시스템에 사용되는 전력 증폭기 모듈(Power amplifier module)의 집적화에 관한 것이다.

최근의 RF 시스템의 동향은 원칩으로 RF 장치를 구현하는 것에 촛점이 맞추어지고 있다. 이를 위해 특히, 저항, 인덕터, 커패시터 등의 수동 소자와 트랜지스터, FET 등의 능동 소자를 하나의 반도체 기판 위에 일괄 공정으로 제작하는 고주파 집적 회로인 MMIC(Monolithic Microwave Integrated Circuit)와 모든 논리 회로와 고주파 RF 아날로그 회로를 한 개의 칩 내에 저가에 구현할 수 있는 상보성 금속 산화막 반도체(CMOS) 기술이 주목 받고 있다. 특히, CMOS 기술은 모든 논리 회로와 고주파 RF 아날로그 회로를 한 개의 칩 내에 저가에 구현할 수 있는 궁극적인 기술로 평가를 받고 있지만, CMOS 기술은 그 기술적 특성상 1GHz 이상의 고주파에서 나쁜 잡음 특성과 구성 부품들간의 기생 신호로 인하여 아직 안정화된 기술로 평가받지는 못하고 있다. 그러나, RF 기술의 발전에 따라 수년 내에 셀룰러 대역 단말기 내 대부분의 회로들은 CMOS RF IC 기술에 의해 3~4개 이내의 칩으로 구성될 것으로 기대를 모으고 있다.

이상에서 살펴 본 바와 같이 RF 시스템을 작은 크기로 고효율, 고선형 특성을 가지도록 집적화 하기 위한 노력이 계속되고 있으나, 전력 증폭기 모듈을 집적화하는 것이 난점으로 제기되어 왔다. 특히 CMOS 기술을 통한 집적화에 있어서는, CMOS의 낮은(low) 드레인-게이트(drain-gate), 드레인-소스(drain-source), 드레인 기판(drain substrate) 항복 전압(Breakdown Voltage), 기판의 낮은 저항률(resitivity) 등으로 인한 전력 효율 감소로 인한 전력 효율 감소로 인해 주로 III-V 족 계열의 소자를 사용함으로써 CMOS on chip 화 되지 못하였던 것이다. 그러나 요즘의 위와 같은 CMOS 의 단점을 해결한 전력 증폭기가 등장하고 있다. 그중 우선 CMOS 로 집적화된 회로들의 이하 도면을 보면서 살펴 보도록 한다.

이하에서는 종래의 전력 증폭기 모듈에 관하여 도면을 참조하여 설명하기로 한다.

도 1 은 전형적인 전력 증폭기에 관한 일실시예 구성도이다.

도 1 을 참조하면, 전형적인 전력 증폭기는 입력 신호에 대해서는 입력 매칭 네트워크를 통해 정합을 하며, 출력 신호에 대해서는 임피던스 변환부(Impedance Transformation)(100)를 통해 출력 신호의 1:n 매칭을 수행한다.

이와 같은 임피던스 변환부(100)는 도 2a와 같이 LC 공진 임피던스 변환 회로(LC resonant impedance transformation network)를 구성할 수 있다. 도 2b 는 도 2a의 LC 공진 임피던스 변환 회로의 임피던스 변환을 보여주는 스미스 차트 (Smith Chart)의 예시도이다.

이상의 도 1에서 도시한 전력 증폭기는 가장 간단한 구조를 가지고 있으나 덩어리 소자(lumped element)를 사용함으로써 하나의 칩으로 온-칩(on-chip)이 될 수 있는 가능성이 낮으며, 설사 CMOS 기술에 따라 온-칩으로 구현하였다 하더라도 기판에 의한 손실(loss) 문제는 해결하지 못한다. 게다가 외부의 쵸크 인덕터( external choke inductor)와 바이패스 커패시터(bypass Cap)가 필요하게 되는 문제가 발생하며, 트랜지스터(TR)가 한 곳에 집중되기 때문에 높은 열이 발생하여 신뢰성에 문제가 될 수 도 있다.

도 3 은 미국 특허 US 6,359,513호에서 제시한 종래의 전력 증폭기에 관한 일실시예 구성도이다.

도 3 에 도시된 바와 같은 미국 특허 US 6,359,513호에서 제시한 종래의 전력 증폭기는, 차등 푸쉬 풀 개념을 이용하여 LC 공진 임피던스 변환 회로로 구성된다.

도 1 에 도시된 바와 같은 전력 증폭기를 온-칩 인덕터 구조로 구현하면, 온-칩화 하는 것이 가능하지만, 낮은 기판 저항력(substrate resistivity)와 심각한 금속 저항 손실(metal ohmic loss)로 인해 전력 증폭기 설계시 전력 소모가 상당하고 또한 TR이 집중적으로 분포하여 열이 많이 발생하며 큰 드레인 전압(drain voltage)이 모든 TR에 걸리면서 항복 전압(breakdown voltage) 문제가 발생할 수 있으며 또한 드레인 단에 쵸크 인덕터와 바이패스 커패시터를 사용함으로 인해 사이즈가 증가하는 문제점이 발생한다.

도 3 은 이와 같은 단점을 보완한 특허로, 미국 특허 US 6,359,513호 "CMOS power amplifier with reduced harmonics and improved efficiency"(Philips) 에서 제안한 구조이다. 도 3 을 참조하면, 이 특허는 CMOS 기술로 구현된 클래스 F(Class F) 전력 증폭기이며 차등 푸쉬 풀(differential push pull) 구조를 사용하여 이븐 오더 하모닉스(even order harmonics)를 제거하였다.

따라서, 2차 하모닉 튜닝(second harmonic tuning)을 하기 위한 별도의 회로가 필요없다. 또한 3차 하모닉은 차등 입력의 위상(phase)을 조절함으로써 줄일 수 있도록 설계된 구조이다.

그러나, 이와 같은 미국 특허 US 6,359,513호에서도 여전히 수동 소자(passive component)들에 의한 손실 발생으로 인해 전력 손실이 발생하게 된다.

한편, 이상에서 언급한 LC 정합(matching)을 이용한 전력 증폭기, 온-칩 나선 변환기(on chip spiral transformer) 구조를 이용한 전력 증폭기, CMOS 차등 푸쉬 풀 구조를 사용한 전력 증폭기 등의 세가지 전력 증폭기의 구조적인 단점을 보완한 구조가 도 4에 도시된 미국 특허 US 6,737,948 "distributed circular geometry power amplifier architecture"(UCLA)의 "DAT(Distributed active transformer)" 구조이다.

도 4 는 미국 특허 US 6,737,948호에서 제시한 종래의 전력 증폭기에 관한 일실시예 구성도이다.

도 4 에 도시된 미국 특허 US 6,737,948호에서 제시한 종래의 전력 증폭기는, 도 3에 도시된 차등 푸쉬 풀 개념을 사용한 전력 증폭기와 같은 장점을 가지고 CMOS 온 칩이 가능한 구조를 가지고 있다. 또한, TR을 집중시키지 않고 분산시켜 항복 전압과 열에 강하게 하였다.

그러나 도 4 에 도시된 전력 증폭기는 커플링 계수(coupling coefficient)인 K 요소(factor)가 0.5~0.6 의 값을 가지기 때문에 전력 증폭기 효율이 떨어진다. 또한, 임피던스 변환율(Impedance transformation ratio)에 맞추기 위해 Q2(이차 권선(secondary winding) 의 퀄리티 요소(Quality factor))가 낮아질 수 밖에 없다. 또한, 전류 폭주 효과(Current crowding effect)를 가지며 입력 피드 선의 커플링(input feed line coupling) 문제로 인한 비밸런스 입력 신호(unbalanced input signal)가 발생하여 심각한 성능 열화를 가져올 수 있다.

본 발명은, 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, DAT(Distributed active transformer) 구조의 전력 증폭기에서 문제가 되는 K 요소를 끌어올려 효율과 최대 출력을 최적화하는 전력 증폭기를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명은, 온-칩으로 집적화된 CMOS(complementary metal-oxide semiconductor) 전력 증폭기에 있어서, 제 1 계층에 위치한 1차 권선과, 상기 1차 권선과 같은 위치로 상기 제 1 계층의 상위의 제 2 계층에 존재하는 2차 권선들과, 상기 2차 권선들을 연결하는 교차부를 포함하여 구성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

도 5a 내지 도 5c 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기의 일실시예 구성도이다.

도 5a 내지 도 5c 는 하나의 계층에서 제 1 권선과 제 2 권선을 안, 밖으로 위치시키는 기존의 플래너 구조의 DAT(Distributed Active Transformer)를, 제 1 권선과 제 2 권선을 각각 계층을 변화시켜 상하로 위치시킴으로써 Optimized Q 변환기(transformer)의 구현이 용이한 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기를 도시한다.

이와 같이 계층을 변화시켜 2차 권선을 위치시킴으로써, 2차 권선의 턴(turn) 변경이 용이하다. 즉, NMOS 트랜지스터의 드레인에서 바라보게 될 임피던스(Zopt) 값을 변경하는 것이 용이한 회로의 유연성(flexibility)을 가지고 있다. 또한 2차 권선을 2 중 계층을 이용하여 구현함으로써, 플래너 구조가 가지는 전류 폭주 효과(current crowding effect)로 인한 유효한 저항(effective resistance)이 늘어나는 효과를 줄일 수 있다. 또한 CMOS 0.13 um 공정의 개선으로 2 차 권선을 이루는 금속의 두께를 증가시켜 더 좋은 Q2(2차 권선의 퀄리티 요소) 값을 얻어낼수도 있다.

또한, 2차 권선(Secondary winding)을 2층 레이어를 이용하여 기본 권선과 2차 권선의 다중 턴(multi-turn) 구현이 용이하며 그에 따라 크기(Size)를 줄일 수 있다.

도 5a를 참조하면, 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기는 제 1 계층에 위치한 4개의 1차 권선(53-1, 53-2, 54-1, 54-2)과 상기 1차 권선(53-1, 53-2, 54-1, 54-2)과 같은 위치로 제 2 계층의 이루는 2차 권선(51, 52)과 내부와 외부의 2차 권선(51, 52)을 연결하는 교차부(55)를 포함하여 구성된다.

이와 같은 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기는 NMOS 트랜지스터를 2개씩 한 쌍(pair)으로 4쌍으로 동치 회로(Equivalent Circuit)를 구현한다. 즉, 각각의 제 1 차 권선(53-1, 53-2, 54-1, 54-2)과 제 2 차 권선(51, 52)를 한 쌍의 NMOS 트랜지스터로 구현할 수 있다. 이에 대해서는 도 6에서 예시하고 있다. 도 6에 예시된 바에 따르면, 제 1 차 권선(53-1)과 제 2 차 권선(51)을 61에 도시된 바와 같은 한쌍의 푸쉬 풀 증폭기로 구현할 수 있고, 같은 방법으로 제 1 차 권선(53-2)와 제 2 차 권선(51)은 62의 푸쉬 풀 증폭기, 제 1 차 권선(54-1)와 제 2 차 권선(52)은 64의 푸쉬 풀 증폭기, 제 1 차 권선(54-2)와 제 2 차 권선(52)은 63의 푸쉬 풀 증폭기로 구현이 가 능하다. 각각의 푸쉬 풀 증폭기는 하기의 도 7a 내지 도 7b 를 통해 좀 더 상세히 살펴보기로 한다. 이와 같이 한 쌍의 푸쉬 풀 증폭기를 4쌍으로 전력 결합(power combining)하는 형태는, 아래 계층에 있는 2차 권선 금속(secondary winding metal)이 출력 전력의 자기적 픽업(magnetic pickup)으로 동작한다. 즉 4 쌍의 푸쉬 풀 증폭기(push pull amplifier)들에 의해 1차 권선(primary winding)에 기본적인 교류 전류(fundamental ac current)가 흐르면 2차 권선 루프(secondary winding loop)에 교류 자기장(ac magnetic field)가 유도(induce)된다. 그리하여 유도된 자기장에 의해 푸쉬 풀 증폭기의 차등 전압(differential voltage)의 합에 해당되는 전압(voltage)이 출력에 나타나게 된다.

이와 같이 구성된 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기는 그 동작에 있어서, 미국 특허 US 6,737,948호에서 제시한 종래의 전력 증폭기의 DAT의 동작과 동일하다. 다만 플래너 구조가 아닌 상하위 계층을 이용하여 1차 권선과 2차 권선을 커플링함으로써, 커플링 요소인 K 요소를 증가시키는 효과를 가진다. 그림 5(a)외에 또다른 실시예로서 도 5[b]는 input feed line 의 coupling을 최소화 시킨 구조 를 제안한 것이다.

도 5c 는 도 5a와 동일하게 구성하고, 다만 도 5a에서 2차 권선을 1차 권선의 상부에 위치하도록 구성한 것에 반해 2차 권선을 1차 권선의 바깥 쪽의 상하위 계층에 구성함으로써 도 5a의 구성에서 제 1 권선(53-3, 53-4, 54-3, 54-4)와 제 2 차 권선(51, 52) 간의 기생 커패시턴스를 줄이기 위한 제 3 실시예를 도시한다. 이 구조는 K 요소는 기존 UCLA의 특허의 0.5 보다는 높은 0.7 정도의 값을 가지며 기생 커패시던스(parasitic capacitance)를 줄인다. 즉 K 요소와 기생 커패시던스(parasitic capacitance) 값을 트레이드 오프(trade off)할 수 있게 만들어놓은 구조이다.

기존의 DAT에서 플래너 구조는 1차 권선과 2차 권선이 동일 계층에 구성됨으로써 그 유도 전류가 2차 권선의 양 끝으로 몰리게 되고 따라서 양 끝단의 전류 량이 폭주하게 된다. 그러나 본 발명의 실시예와 같이 계층 구조를 가지게 되면 그 유도 전류가 2차 권선의 표면에 전체적으로 분포하게 되어 그 커플링 요소인 K 요소의 값을 크게 증가시킬 수 있게 되며 또한 전류 폭주 효과(current crowding effect)를 줄이는 잇점을 가지고 있다.

실제로 이 K 요소는 전력증폭기의 효율 및 최대 출력에 영향을 미치는 요소이므로 최대 1 까지 올리는 것이 중요한데 현재 플래너 구조를 통해 제시된 기술을 통해서는 US 6,737,948호의 기술로부터 K 요소를 끌어 올리는 것이 힘들다.

그러나 본 발명의 실시예에 따르면, 계층 구조를 통해 K 요소를 증가시킴에 따라 출력 변환 효율(output transformer efficiency)(hout)을 증가시킬 수 있고, 그로 인해 드레인 효율(drain efficiency), PAE(Power Amplifier Efficiency), Pout의 증가를 얻을 수 있다.

이는 하기의 <수학식 1>에서 확인 할수 있다.

여기서, η_out는 출력 변환 효율을 의미한다.

도 5a 내지 도 5c에 도시된 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기는 그 동작에 있어서, 미국 특허 US 6,737,948호에서 제시한 종래의 전력 증폭기의 DAT의 동작과 동일하다. 도 6에서 구현된 NMOS 트랜지스터 한 쌍의 푸쉬 풀 증폭기의 가장 기본적인 블럭 구성도를 도 7a 내지 도 7b에 도시한다.

도 7a 에 도시된 바와 같이 NMOS 트랜지스터 한 쌍의 푸쉬 풀 증폭기는, 서로 마주보는 제 1, 제 2 NMOS 트랜지스터와 각각의 드레인에 연결된 제 1, 제 2 임피던스(Z_L), 드레인 전압을 위한 제 3 임피던스(Z_Vdd)로 구성되며, 제 1, 제 2 NMOS 트랜지스터의 전류가 모두 게이트-드레인 방향으로 흐르는 경우(Even Harmonic 신호), 그 회로는 제 1 NMOS 트랜지스터의 드레인에 제 1 임피던스(Z_L)와 제 3 임피던 스(Z_Vdd)를 직렬로 연결한 것과 같다.

도 7b 에 도시된 바와 같이 NMOS 트랜지스터 한 쌍의 푸쉬 풀 증폭기는, 서로 마주보는 제 1, 제 2 NMOS 트랜지스터와 각각의 드레인에 연결된 제 1, 제 2 임피던스(Z_L), 드레인 전압을 위한 제 3 임피던스(Z_Vdd)로 구성되며, 제 1 NMOS 트랜지스터의 전류는 게이트-드레인 방향으로 흐르고 제 2 NMOS 트랜지스터의 전류는 드레인-게이트 방향으로 흐르는 경우(Odd Harmonic 신호), 그 회로는 제 1 NMOS 트랜지스터의 드레인에 제 1 임피던스(Z_L)를 직렬로 연결한 것과 같다.

이상의 NMOS 트랜지스터 한 쌍의 푸쉬 풀 증폭기를 수식적으로 살펴보면, 우선 제 1 NMOS 트랜지스터의 드레인 전압 V₁은 다음과 같다.

그리고, 제 2 NMOS 트랜지스터의 드레인 전압 V₂은 다음과 같다.

그 차를 계산하면,

이상에서 A_n과 θ_n은 트랜지스터의 드레인에 존재하는 n 차 하모닉 전압의 크기와 위상을 의미한다.

<수학식 4>에서 보는 바와 같이 차등 출력 신호(differential output signal)는 어떠한 이븐 하모닉 요소(even harmonic components)를 발생시키지 않는다. 이처럼 회로 시미트리(circuit symmetry)에 의해 이븐 하모닉(even harmonic)의 제거는 쉽게 되는데 비해 오드 하모닉(odd harmonic)은 따로 드레인 쪽에 공진 회로(resonant circuit)를 이용하여 하모닉 소거(harmonic termination)를 하면 된다.

이에 따라 손실있는(lossy) 바이어스 선로(bias line)를 통해 직류 전원(DC)과 이븐 하모닉 전류만 흐르고 실제 기본 주파수(fundamental frequency)와 오드 하모닉 전류는 파워 서플라이와 접지(ground) 사이에 가상 교류 접지(virtual ac ground)를 형성한다. 이 가상 교류 접지는 실제 기본 주파수 전류에 대해서 낮은 손실과 낮은 임피던스를 가진다. 따라서, 손실있는 온-칩 쵸크 인덕터와 온-칩 바이패스 커패시터도 필요가 없어졌다. 이것은 차등 푸쉬 풀 구조의 장점으로 앞에서도 설명된 바가 있다.

도 8a 내지 도 8b 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이 즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 유용성을 증명하기 위해 비교 시뮬레이션을 한 US 6,737,948에서 제시한 플래너 DAT의 구조의 ASITIC 시뮬레이션 결과이다.

US 6,737,948에서 제시한 플래너 DAT의 K 요소 값은 0.512 이며 구조의 크기(size)는 136900 um² 인 것을 확인할 수 있다.

그 내용을 좀 더 상세히 보면 다음의 <표 1>과 같다.

도 9a 내지 도 9b 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 유용성을 증명하기 위해 비교 시뮬레이션을 한 본 발명에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 제 1 실시예에 대한 ASITIC 시뮬레이션 결과이다.

특히, 도 9a는 적층 구조로 되어있어 제 1 층과 제 2 층의 도전체(즉, 메탈)이 정확하게 정렬(align)되어 있어서 상부(top)에서는 아래층이 보이지 않는다.

본 발명의 실시예에서 제시한 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 제 1 실시예(도 5a)에 대한 K 요소 시뮬레이션 결과는 K=0.9078 이다.

이는 도 8a 내지 도 8b에서 확인한 0.512 보다 더 좋은 특성인 것을 알 수 있다. 또한 그 크기에 있어서도 90000 um² 로 1.5배정도 작아진 효과를 가질 수 있다.

그 결과를 좀 더 상세히 살펴보면, <표 2>와 같다.

도 10a 내지 도 10b 는 본 발명의 실시예에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 유용성을 증명하기 위해 비교 시뮬레이션을 한 본 발명에 따른 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 제 3 실시예에 대한 ASITIC 시뮬레이션 결과이다.

여기서, 도 10a에 도시된 구조는 도 9a와 비슷한 적층 구조 이지만 제 1 층과 제 2 층사이에 기생 커패시턴스(parasitic capacitance)를 감소 시키기 위해 약간 비정렬(misalign)토록 한다.

본 발명의 실시예에서 제시한 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기 구조의 제 3 실시예(도 5c)에 대한 K 요소 시뮬레이션 결과는 K=0.7748 이다. 이상의 제 3 실시예는 1계층과 2계층 사이의 기생 커패시턴스를 줄이는 구조로 그 결과를 좀 더 상세히 살펴보면, <표 3>과 같다.

도 11 은 본 발명에 따른 CMOS 전력 증폭기와 기존의 Planar 형식의 전력 증폭기의 성능을 비교한 비교 예시도이다.

도 11(a) 및 도 11(b)에 도시된 전력 증폭기는 기저층에 180μm의 실리콘(114, 118)을 깔고, 그 위에 3.2μm의 절연체(113, 117)를 올린 상태에서 도전체(111, 113, 115, 116)를 구성한다.

이때, 도전체를 구성하는 방법에 있어서, 도 11(b)에 도시된 바와 같은 기존의 플래너 DAT는 600x100x2μm의 도전체(M5)(115)와 600x30x2μm의 도전체(M4)(116)를 평행하게 위치시키고 그 거리를 줄이는 방식으로 이 경우에 드레인 효율(Drain Efficiency)은 55% 이고, 출력 전력(P_out)은 2W가 된다.

한편, 도전체를 구성하는 방법에 있어서, 도 11(a)에 도시된 바와 같은 본 발명에 따른 CMOS 전력 증폭기는 600x100x2μm의 도전체와 600x100x0.53μm의 도전체를 얇은 절연체(Dielectric)로 분리하여 병렬(vertical) 커플링한 형태로 구현함으로써 드레인 효율은 57%로 증가되고, 출력 전력은 4W가 된다.

따라서 본 발명에 따른 CMOS 전력 증폭기는 종래의 플래너 DAT에 비해 효율이 증가할 뿐만 아니라, 100%의 전력 증가가 생기는 효과를 가짐을 알 수 있다.

본 발명에 따른 CMOS 전력 증폭기는 기존의 플래너 DAT와 비교할 때 그 구성에 있어서, 하나의 평면 상에서 평행하게 커플링되는 것이 아니고 하나의 종단면에서 평행하게 커플링됨으로써 커플링 평면 간의 거리가 상대적으로 훨씬 가깝게 구성된다. 즉, 도 11 을 예로 보면, 기존의 플래너 DAT의 M5 면(115)과 M4 면(116) 간의 거리에 비해 본 발명에 따른 CMOS 전력 증폭기의 M5 면(111)과 M4 면(113) 간의 거리는 훨씬 가깝게 된다.

이에 따라 본 발명에 따른 CMOS 전력 증폭기에서는 M5 면(111)과 M4 면(113) 사이에는 불필요한 기생 커패시턴스(parasitic Capacitance)가 발생하게 된다. 이와 같은 기생 커패시턴스를 줄이기 위한 구조로 도 5c와 같은 구조를 제안하였으나, 이 구조를 사용한다고 할지라도 이 기생 커패시턴스의 영향을 완전히 해소할 수는 없다.

게다가 이러한 기생 커패시턴스는 각각의 위치에 따라 균일하게 발생하는 것이 아니고 각각 상이한 크기의 커패시턴스가 발생하기 때문에 부하 간의 불일치가 발생한다.

도 12 는 본 발명에 따른 CMOS 전력 증폭기의 부하(Load) 불일치를 해소하기 위한 제 1 실시예 구성도이다.

도 12에 도시된 CMOS 전력 증폭기의 구성도는 122-1, 122-2, 123-1, 123-2의 균일화 커패시턴스(Equalization Capacitance)를 제외하면, 도 5b의 본 발명에 따른 CMOS 전력 증폭기의 구성도와 같다. 도 5a 및 도 5c 의 경우는 이하의 기재 내용으로부터 당업자라면 충분히 예측이 가능할 것이다.

즉, 121-1의 P1은 도 5b의 + 위상을 가지는 앰프부이고, 121-2의 P2는 도 5b의 - 위상을 가지는 앰프부이며, 121-3의 P3는 도 5b의 - 위상을 가지는 앰프부이며, 121-4의 P4는 도 5b의 - 위상을 가지는 앰프부이다. 도 12 에서 P1(121-1), P2(121-2), P3(121-3), P4(121-4) 는 각각 순서대로 위상만 180도 차이가 날 뿐 크기는 같아야 한다.

그리고, 120-1, 120-2, 120-3, 120-4는 도전체로 도 11(a)의 M5(111)에 해당한다. 또한, 120-5, 120-6, 120-7, 120-8도 역시 도전체로 도 11(a)의 M4(113)에 해당한다. 또한 120-1과 120-2의 도전체는 도 5b의 53과 같으며, 120-3과 120-4의 도전체는 도 5b의 54와 같다. 그리고 124의 출력은 도 5b의 51에 대응된다.

앞서 살펴본 바와 같이, 120-1의 도전체와 120-7의 도전체 사이에 생기는 기생 커패시턴스(Cp1)는 P1(121-1)의 입력 부하로 작용한다. 그리고 120-2의 도전체와 120-8의 도전체 사이에 생기는 기생 커패시턴스(Cp4)는 P4(121-4)의 입력 부하로 작용한다. P2(121-2)와 P3(121-3)의 경우도 같다.

그런데 Cp1과 Cp4는 그 크기가 일정하지 않아서 P1(121-1)의 입력 부하와 P4(121-4)의 입력 부하는 차이가 생기게 된다. 마찬가지로 P2(121-2)와 P3(121-3)도 입력 부하의 차이가 발생하게 된다. 즉, P1에서 본 부하와 P2에서 본 부하가 기생 커패시턴스의 크기에 따라 상이하게 되므로 위상만 차이가 날 뿐 크기가 같아야 하는 조건을 만족시키지 못하게 된다. 이는 P3와 P4 간에도 동일하다.

이에 따라 본 발명의 실시예에서는 이와 같은 기생 커패시턴스에 의한 부하 불일치 문제를 해결하기 위해 각각의 입력에 대해 균일화 커패시턴스(Equalization Capacitance)(122-1, 122-2, 123-1, 123-2)를 추가할 것을 제안한다.

즉, 각각의 입력에 대해 기생 커패시턴스에 의해 발생하는 부하의 불일치를 해소하기 위한 균일화 커패시턴스를 추가함으로써, 입력이 동일한 크기를 갖도록 한다. 이때 균일화 커패시턴스의 크기는 설계시 발생하는 기생 커패시턴스의 크기에 따라 이를 보상하여 동일한 부하를 가지도록 결정된다.

도 13 은 본 발명에 따른 CMOS 전력 증폭기의 부하(Load) 불일치를 해소하기 위한 제 2 실시예 구성도이다.

도 13에 도시된 CMOS 전력 증폭기의 구성도는 132-1, 132-2, 133-1, 133-2의 균일화 커패시턴스(Equalization Capacitance)부를 제외하면, 도 5b의 본 발명에 따른 CMOS 전력 증폭기의 구성도와 같다.

즉, 131-1의 P1은 도 5b의 + 위상을 가지는 앰프부이고, 131-2의 P2는 도 5b의 - 위상을 가지는 앰프부이며, 131-3의 P3는 도 5b의 - 위상을 가지는 앰프부이며, 131-4의 P4는 도 5b의 - 위상을 가지는 앰프부이다. 도 13 에서 P1(131-1), P2(131-2), P3(131-3), P4(131-4) 는 각각 순서대로 위상만 180도 차이가 날 뿐 크기는 같아야 한다.

그리고, 130-1, 130-2, 130-3, 130-4는 도전체로 도 11(a)의 M5(111)에 해당한다. 또한, 130-5, 130-6, 130-7, 130-8도 역시 도전체로 도 11(a)의 M4(113)에 해당한다. 또한 130-1과 130-2의 도전체는 도 5b의 53과 같으며, 130-3과 130-4의 도전체는 도 5b의 54와 같다. 그리고 134의 출력은 도 5b의 51에 대응된다.

앞서 살펴본 바와 같이, 130-1의 도전체와 130-7의 도전체 사이에 생기는 기생 커패시턴스(Cp1)는 P1(131-1)의 입력 부하로 작용한다. 그리고 130-2의 도전체와 130-8의 도전체 사이에 생기는 기생 커패시턴스(Cp4)는 P4(131-4)의 입력 부하로 작용한다. P2(131-2)와 P3(131-3)의 경우도 같다.

그런데 Cp1과 Cp4는 그 크기가 일정하지 않아서 P1(131-1)의 입력 부하와 P4(131-4)의 입력 부하는 차이가 생기게 된다. 마찬가지로 P2(131-2)와 P3(131-3)도 입력 부하의 차이가 발생하게 된다. 즉, P1에서 본 부하와 P2에서 본 부하가 기생 커패시턴스의 크기에 따라 상이하게 되므로 위상만 차이가 날 뿐 크기가 같아야 하는 조건을 만족시키지 못하게 된다. 이는 P3와 P4 간에도 동일하다.

이에 따라 본 발명의 실시예에서는 이와 같은 기생 커패시턴스에 의한 부하 불일치 문제를 해결하기 위해 각각의 입력에 대해 균일화 커패시턴스(Equalization Capacitance)부(132-1, 132-2, 133-1, 133-2)를 추가할 것을 제안한다.

이상의 내용은 도 12에서 살펴본 제 1 실시예와 같으나, 도 13에서 제안하는 제 2 실시예는 균일화 커패시턴스부(132-1, 132-2, 133-1, 133-2)를 두어 다수의 커패시턴스 값과 스위치를 연결하여 동작 주파수(f1, f2 등)에 따라 특정의 커패시턴스 값을 갖을 수 있도록 설정한다. 즉, 동작 주파수가 f1인 경우, 상이한 커패시턴스 값을 가지고 있는 각각의 균일화 커패시턴스부(132-1, 132-2, 133-1, 133-2)에서 특정의 커패시턴스 값만을 선택하여 해당 커패시턴스에 연결되는 스위치만을 활성화하고 나머지 커패시턴스에 연결되는 스위치를 비활성화한다.

이와 같이 균일화 커패시턴스를 다수의 커패시턴스 중의 하나를 선택하여 스위칭하도록 구현함으로써, 멀티 밴드(Multi-Band)에 대한 솔루션을 제공할 수 있게 된다.

도 14 는 본 발명에 따른 CMOS 전력 증폭기에 적용되는 캐스코드(Cascode) 증폭기의 일실시예 구성도이다.

본 발명에 따른 CMOS 전력 증폭기에서 각각의 입력단(즉, 도 12 또는 도 13의 P1, P2, P3, P4)에 연결되는 증폭기는 CMOS의 붕괴(Breakdown)을 고려하여 캐스코드 형태로 구현한다.

도 14에 도시된 바와 같이, 141의 FET와 142의 FET의 2단 증폭기 구조(캐스코드 구조)를 통해 높은 전압의 소자에 유리하게 동작할 수 있는 환경을 제공한다.

도 15a 내지 도 15e는 본 발명에 따른 CMOS 전력 증폭기에 있어서, 균일화 커패시턴스를 적용하지 않은 경우의 시뮬레이션 예시도이다.

도 15a 는 시간에 따른 드레인 전압의 예시도이다. P1, P2, P3, P4에서 각각의 전압 값은 위상이 반대이고, 크기가 같아야 하는데, 도 15a에 도시된 결과는 기생 커패시턴스의 영향으로 그 값이 서로 상이하다.

도 15b 는 시간에 따른 드레인 전류의 예시도이다. P1, P2, P3, P4에서 각각의 전류 값은 위상이 반대이고, 크기가 같은 대칭적인 구조를 가져야 하는데, 도 15b에 도시된 결과는 기생 커패시턴스의 영향으로 그 값이 서로 상이하다.

도 15c 는 시간에 따른 전압 전류의 예시도이고, 도 15d 는 시간에 따른 게이트 전압의 예시도이며, 도 15e 는 시간에 따른 출력 전압의 예시도이다.

이상의 결과에 따르면, 출력 전력은 3.486W이고 드레인 효율(Drain Efficiency)은 60.108%가 된다.

도 16a 내지 도 16e는 본 발명에 따른 CMOS 전력 증폭기에 있어서, 균일화 커패시턴스를 적용한 경우의 시뮬레이션 예시도이다.

도 16a 는 시간에 따른 드레인 전압의 예시도이다. P1, P2, P3, P4에서 각각의 전압 값은 위상이 반대이고, 크기가 같아야 하는데, 도 16a에 도시된 결과는 기생 커패시턴스의 영향을 제거하였기 때문에 그 값의 크기가 서로 일치한다.

도 16b 는 시간에 따른 드레인 전류의 예시도이다. P1, P2, P3, P4에서 각각의 전류 값은 위상이 반대이고, 크기가 같은 대칭적인 구조를 가진다.

도 16c 는 시간에 따른 전압 전류의 예시도이고, 도 16d 는 시간에 따른 게이트 전압의 예시도이며, 도 16e 는 시간에 따른 출력 전압의 예시도이다.

이상의 결과에 따르면, 출력 전력은 3.552W이고 드레인 효율(Drain Efficiency)은 62.322%가 된다.

이상의 도 15 및 도 16 에서 살펴본 바와 같이, 균일화 커패시턴스를 적용하는 경우, 그 출력과 효율에서 향상이 있음을 알 수 있다.

상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

상기와 같은 본 발명은, 저렴한 비용의 CMOS RF 전력 증폭기를 구성하는 것이 가능하며, 기존 제품에 비해 전력 및 전력 효율이 좋은 온-칩화된 RF 시스템의 구현이 가능해지는 효과가 있다.

Claims

온-칩으로 집적화된 CMOS(complementary metal-oxide semiconductor) 전력 증폭기에 있어서,

제 1 계층에 위치한 1차 권선과,

상기 1차 권선과 같은 위치로 상기 제 1 계층의 상위의 제 2 계층에 존재하는 2차 권선들과,

상기 2차 권선들을 연결하는 교차부를 포함하여 구성하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 1 항에 있어서,

상기 1차 권선을 소정의 수로 나누어, 멀티 턴이 용이하도록 구성하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 1 항에 있어서,

상기 2차 권선들을 상기 1차 권선의 바깥쪽 상위의 제 2 계층에 위치시켜, 상기 1차 권선과 상기 2차 권선들간의 기생 커패시턴스를 제거하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 1 항에 있어서,

상기 1차 권선과 상기 2차 권선은 한쌍의 NMOS(N metal-oxide semiconductor) 트랜지스터로 이루어진 푸쉬 풀 전력 증폭기를 구현하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,

상기 1 차 권선에 대해 위상이 반대이고 크기가 같은 입력 신호를 제공하기 위한 두쌍의 입력 증폭기를 더 구비하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 5 항에 있어서,

상기 2 차 권선에 대해 위상이 반대이고 크기가 같은 입력 신호를 제공하기 위한 두쌍의 입력 증폭기를 더 구비하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 5 항에 있어서,

상기 각각의 입력 증폭기에 대해,

상기 1 권선과 상기 2 권선 간에 발생하는 기생 커패시턴스(Parasitic Capacitance)에 의해 발생하는 상기 각각의 입력 증폭기에서 바라보는 입력 부하의 불일치를 해소하기 위한 균일화 커패시턴스를 부가하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 7 항에 있어서,

상기 균일화 커패시턴스는, 멀티 밴드에 대한 적용을 위해,

각각의 밴드별 커패시턴스와 각각의 커패시턴스별 스위치를 구비하여 특정의 밴드에 해당하는 상기 밴드별 커패시턴스만 활성화되도록 제어하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 6 항에 있어서,

상기 각각의 입력 증폭기에 대해,

상기 1 권선과 상기 2 권선 간에 발생하는 기생 커패시턴스(Parasitic Capacitance)에 의해 발생하는 입력 부하의 불일치를 해소하기 위한 균일화 커패시 턴스를 부가하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 9 항에 있어서,

상기 균일화 커패시턴스는, 멀티 밴드에 대한 적용을 위해,

각각의 밴드별 커패시턴스와 각각의 커패시턴스별 스위치를 구비하여 특정의 밴드에 해당하는 상기 밴드별 커패시턴스만 활성화되도록 제어하는 것을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 5 항에 있어서,

상기 입력 증폭기는,

캐스코드(Cascode) 형식의 증폭기임을 특징으로 하는 효율을 증대시키고 작은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.
제 6 항에 있어서,

상기 입력 증폭기는,

캐스코드(Cascode) 형식의 증폭기임을 특징으로 하는 효율을 증대시키고 작 은 사이즈로 온-칩으로 집적화된 CMOS 전력 증폭기.