CN1801603A

CN1801603A - 具有提高了的效率的小尺寸片上cmos功率放大器

Info

Publication number: CN1801603A
Application number: CNA2005101339945A
Authority: CN
Inventors: 李在燮; 姜贤一; 李成洙; 赫格·罗萨; 高柱泫; 白东铉; 洪圣喆
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-12-31
Filing date: 2005-12-30
Publication date: 2006-07-12
Also published as: KR20060079050A; KR101126411B1

Abstract

本发明提供了一种具有提高了的效率的小尺寸片上互补金属氧化物半导体(CMOS)功率放大器。该片上CMOS功率放大器能够通过提高K因子来提高效率并使其输出最大化，提高K因子在具有分布式有源变换器结构的功率放大器中可能会导致问题。该具有提高了的效率并被以小尺寸制造的片上CMOS功率放大器包括：主线圈，位于第一层；次线圈，位于第二层，第二层是第一层的上面的部分，次线圈对应于主线圈的位置放置；交叉部分，用于使次线圈彼此耦合。

Description

具有提高了的效率的小尺寸片上CMOS功率放大器

技术领域

本发明总体上涉及一种射频(RF)系统，更具体地说，涉及用于RF系统的功率放大器部分的集成。

背景技术

近来，射频(RF)系统的趋势集中在“片上RF系统”。因此，单片微波集成电路(MMIC)技术和互补金属氧化物半导体(CMOS)技术引起关注。MMIC技术使得诸如电阻器、电感器和电容器的无源元件和诸如晶体管和场效应管(FET)的有源元件通过集成工艺制造在一个半导体衬底上，CMOS技术使得所有逻辑电路和所有高频RF模拟电路以低价实现在一个芯片上。特别地，虽然CMOS技术可能被确定为所有逻辑电路和所有高频RF模拟电路能以低价实现在一个芯片上的最终技术，但是CMOS技术由于在超过1GHz的高频下的噪声特性和CMOS各部分之间的寄生信号而不稳定。然而，随着RF技术的发展，期望在几年内根据蜂窝终端内的大多数电路将CMOS RF IC技术被包括在三或四个芯片中。

虽然正为RF系统的集成持续做出各种努力以使RF系统能够在如上所述的小尺寸中具有高效率和高线性特性，但是功率放大器部分的集成在RF系统中出现问题。更具体地说，在通过CMOS技术的集成中，因为功率效率由于CMOS的较低的漏-栅、漏-源或者漏-衬底击穿电压以及较低的衬底电阻率而减小，所以片上CMOS不能通过使用III族或IV族化合物实现。然而，近来，已开发了克服CMOS缺点的功率放大器。下面，将参考附图描述使用CMOS集成的电路。

图1是示出了通常的功率放大器的电路图。参照图1，传统的功率放大器通过输入匹配网络对输入信号执行匹配，通过阻抗变换部分100对输出信号执行1:n匹配。该阻抗变换部分100可利用图2A中示出的LC谐振阻抗变换网络形成。

图2B示出了表示图2A中示出的LC谐振阻抗变换网络的阻抗变换的史密斯图。

虽然图1中示出的功率放大器具有简单的结构，但是由于集总元件的使用而难以利用一个芯片来实现“片上结构”。另外，即使功率放大器根据CMOS技术实现为“片上结构”，也难以解决由于衬底引起的损失问题。此外，必须使用外部扼流电感器和旁路电容器。因为晶体管聚集在一点上，所以产生高温热量，降低了功率放大器的可靠性。

图3是示出了在第6,359,513号美国专利中公开的通常的功率放大器的电路图。图3中示出的在第6,359,513号美国专利中公开的通常的功率放大器基于差动推挽理论使用LC谐振阻抗变换网络来构造。

虽然图1中示出的功率放大器可在片上电感器结构中实现，但是由于较低的衬底电阻率和功率放大器的严重的金属欧姆损失而导致显著的功率消耗。此外，因为晶体管聚集在一点上，所以产生大量的热量，因为大的漏电压施加到所有的晶体管，所以会产生击穿电压的问题。此外，因为扼流电感器和旁路电容器用于晶体管的漏极，所以功率放大器的尺寸会增大。

参照图3，通过CMOS技术实现F类功率放大器，该放大器以差动推挽结构去除了偶次谐波。因此，该放大器不需要用于二次谐波调谐的额外电路，且被设计成通过控制差动输入的相位来减小三次谐波。然而，即使这个放大器也由于无源元件而导致功率消耗。

通过补偿三种放大器诸如上述通过LC匹配的功率放大器、“片上螺旋变换器”结构的功率放大器以及CMOS推挽式结构的功率放大器的结构缺点已经提出了图4中示出的在第6,737,948号美国专利登记中公开的“DAT(分布式有源变换器)”结构。

图4中示出的通常的放大器具有与图3中示出的差动推挽式功率放大器相同的优点，且具有能够实现片上CMOS的结构。此外，晶体管不是聚集的而是分布的，所以该放大器能够很好地抵抗击穿电压和温度。然而，因为K因子(耦合系数)的值在0.5至0.6的范围内，所以图4中示出的功率放大器降低了效率。此外，必须根据阻抗变换比率降低次线圈的品质因子Q2。

此外，图4中示出的功率放大器具有电流拥挤效应且由于输入馈线耦合而产生不均衡的输入信号，因而导致严重的性能恶化。

发明内容

因此，设计本发明以解决现有技术中发生的上述和其它问题。

本发明的目标是提供一种能够通过提高K因子来提高效率并使输出最大化的功率放大器，提高K因子在具有分布式有源变换器结构的功率放大器中可能会导致问题。

为了实现上述和其它目标，提供了一种具有提高了的效率且以小尺寸制造的片上互补金属氧化物半导体(CMOS)功率放大器。该片上CMOS功率放大器包括：主线圈，位于第一层；次线圈，位于第二层，第二层是第一层的上面的部分，次线圈对应于主线圈的位置放置；交叉部分，用于使次线圈彼此耦合。

附图说明

从下面结合附图的详细描述中，本发明的上述和其它目标、特点以及优点将更加清楚，其中：

图1是示出了通常的功率放大器的电路图；

图2A是示出了通常的LC谐振阻抗变换网络的电路图；

图2B示出了表示图2A中示出的LC谐振阻抗变换网络的阻抗变换的史密斯图；

图3是示出了在第6,359,513号美国专利中公开的通常的功率放大器的电路图；

图4是示出了如在第6,737,948号美国专利中所公开的通常的功率放大器的示图；

图5A至图5C是示出了具有提高了的效率的小尺寸片上CMOS功率放大器的示图；

图6是示出了图5A至图5C中示出的CMOS功率放大器的等效电路的电路图；

图7A和图7B是示出了具有一对NMOS晶体管的基本推挽式放大器的电路图；

图8A和图8B是示出了在第6,737,948号美国专利中公开的平面DAT的ASITIC仿真结果的示图；

图9A和图9B是示出了根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的结构的ASITIC仿真结果的示图；

图10A和图10B是示出了根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的ASITIC仿真结果的示图；

图11A和图11B是示出了根据本发明的CMOS功率放大器和通常的平面功率放大器的性能的示图；

图12是用于克服根据本发明实施例的CMOS功率放大器的负载变化的电路图；

图13是根据本发明实施例的用于解决由负载变化引起的问题的CMOS功率放大器的电路图；

图14是示出应用于根据本发明的CMOS功率放大器的共阴共栅(cascode)放大器的电路图；

图15A至图15E是示出当均衡电容没被应用于根据本发明的CMOS功率放大器时仿真结果的示例的曲线图；

图16A至图16E是示出当均衡电容被应用于根据本发明的CMOS功率放大器时仿真结果的示例的曲线图。

具体实施方式

下面，将参照附图详细描述本发明的优选实施例。应该注意，尽可能以相同的标号表示图中相同或相似的元件，尽管它们在不同的图中示出。另外，在本发明的下面的描述中，当包含于此的公知功能和构造的详细描述会使本发明的主题不清晰时，将省略之。

图5A至图5C是示出根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的示图。更具体地说，图5A至图5C示出了具有提高了的效率的小尺寸片上CMOS功率放大器，在该CMOS功率放大器中，通过改变具有主线圈和次线圈放在一层的内部和外部的平面结构的分布式有源变换器(DAT)的主线圈和次线圈的位置而容易地实现优化的Q变换器且主线圈和次线圈放在上层和下层上。

如上所述，通过层的改变来定位次线圈，以使次线圈的圈数可容易地改变。即，片上CMOS功率放大器具有灵活性，以使从NMOS晶体管的漏观察的阻抗值可容易地改变。此外，使用双层来实现次线圈，使得可防止由于平面结构引起的电流拥挤效应而导致的有效电阻增加。

此外，通过改进0.13um CMOS工艺来增加形成次线圈的金属的厚度，可获得优良的Q2(次线圈的品质因子)值。

通过使用双层来容易地实现多圈主线圈和次线圈，以使可减小片上CMOS功率放大器的尺寸。

参照图5A，根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器包括位于第一层的四个主线圈53-1、53-2、54-1和54-2。次线圈51和52在对应于主线圈53-1、53-2、54-1和54-2的位置的位置处形成两层，交叉部分55将外部的次线圈51连接到内部的次线圈52。

在片上CMOS功率放大器中，使用四对NMOS晶体管来实现等效电路。即，每个主线圈53-1、53-2、54-1和54-2和每个次线圈51和52可实现为一对NMOS晶体管。

图6是示出了图5A至图5C中示出的CMOS功率放大器的等效电路的电路图。如图6所示，主线圈53-1和次线圈51可实现为一个推挽式放大器。相似的，主线圈53-2和次线圈51可用来实现通过标号62示出的推挽式放大器。主线圈54-1和次线圈52可用来实现通过标号64示出的推挽式放大器。此外，主线圈54-2和次线圈52可用来实现通过标号63示出的推挽式放大器。将参照图7A和图7B来更加详细地描述各推挽式放大器。

如上所述，在四个推挽式放大器功率组合的结构中，在下层的次线圈金属用作输出功率的磁拾取器。即，如果基本的交流电流通过四个推挽式放大器流过主线圈，则交流磁场被感应到次线圈回路中。因此，与推挽放大器的差动电压之和相对应的电压通过感应的磁场输出。

根据本发明实施例如上所述地构造的具有提高了的效率的小尺寸片上CMOS功率放大器执行的操作与在第6,737,948号美国专利中公开的通常的功率放大器的DAT执行的操作相同。然而，根据本发明，通过采用上下层代替平面结构来使主线圈与次线圈耦合，使得可增大K因子，K因子是耦合因子。

除了图5A中示出的实施例，图5B示出了根据本发明另一实施例的能够使输入馈线耦合最小化的结构。

此外，除了图5C中示出的CMOS功率放大器的次线圈位于主线圈的外部的上层和下层，而图5A中示出的CMOS功率放大器的次线圈位于主线圈的上部之外，图5C中示出的CMOS功率放大器的结构与图5A中示出的CMOS功率放大器的结构相同。因此，图5C示出了根据本发明实施例的可去除图5A中示出的CMOS功率放大器的结构中的主线圈53-3、53-4、54-3和54-4与次线圈51和52之间的寄生电容。图5C中示出的结构具有比第6,737,948号美国专利中公开的通常的功率放大器的为0.5的K因子高的K因子0.7，且减小了寄生电容。即，图5C中示出的结构允许在K因子和寄生电容值之间折衷。

通常的DAT的平面结构具有形成在同一层中的主线圈和次线圈，从而将线圈的感应电流驱至次线圈的两端。因此，在次线圈的两端电流拥挤。然而，如果功率放大器具有根据本发明实施例的层结构，则感应电流完全分布在次线圈的表面上，使得可大大地增加K因子的值并且减小电流拥挤效应。

因为K因子影响功率放大器的效率和最大输出，所以将K因子的值增加到“1”是重要的。然而，基于第6,737,948号美国专利中公开的平面结构难以增加K因子的值。

然而，由于通过根据本发明实施例的层结构增加了K因子的值，所以可增加输出变换器效率(η_out)。因此，可增加漏效率、功率放大器效率(PAE)和P_out。这可利用等式(1)示出

η = \frac{p_{out}}{p_{DC}} = \frac{p_{out}}{n \cdot V_{dd} \cdot I_{dd}} = \frac{p_{out}}{n \cdot V_{dd} \cdot (V_{dd} - V_{k}) / P_{μ}}

PAE = η \cdot (1 - \frac{1}{G}) = \frac{P_{out}}{n \cdot V_{dd} \cdot (V_{dd} - V_{k}) / P_{μ}} \cdot (1 - \frac{1}{η_{in} \cdot g_{m}^{2} \cdot p_{μ} \cdot R_{g} \cdot η_{out}})

ηMAX = \frac{n \cdot \frac{{(V_{dd} - V_{k})}^{2}}{{2 P}_{μ}} \cdot η_{out}}{n \cdot V_{dd} \cdot (V_{dd} - V_{k}) / P_{μ}} = \frac{1}{2} (1 - \frac{V_{k}}{V_{dd}}) \cdot η_{out \cdot \cdot \cdot (1)}

在等式(1)中，η_out表示输出变换器效率。

图5A至图5C中示出的根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器执行的操作与在第6,737,948号美国专利中公开的通常的功率放大器的DAT执行的操作相同。

图7A和图7B中示出了图6的包括一对NMOS晶体管的推挽式功率放大器的基本电路图。如图7A所示，具有一对NMOS晶体管的推挽式放大器包括彼此相对的第一NMOS晶体管701和第二NMOS晶体管705、分别连接到第一NMOS晶体管701的漏及第二NMOS晶体管705的漏的第一阻抗Z_L702和第二阻抗Z_L704、用于漏电压的第三阻抗Z_vdd703。当第一NMOS晶体管701和第二NMOS晶体管705的电流(偶次谐波信号)分别在第一NMOS晶体管701和第二NMOS晶体管705的栅-漏方向上流动时，形成将第一NMOS晶体管701的漏串联连接到第一阻抗Z_L 702和第三阻抗Z_vdd 703的电路。

如图7B所示，具有一对NMOS晶体管的推挽式放大器包括彼此相对的第一NMOS晶体管711和第二NMOS晶体管715、分别连接到第一NMOS晶体管711的漏及第二NMOS晶体管715的漏的第一阻抗Z_L 712和第二阻抗Z_L714、用于漏电压的第三阻抗Z_vdd713。当第一NMOS晶体管711的电流(奇次谐波信号)在第一NMOS晶体管711的栅-漏方向上流动，第二NMOS晶体管715的电流(奇次谐波信号)在第二NMOS晶体管715的漏-栅方向上流动时，形成将第一阻抗Z_L712串联连接到第一NMOS晶体管711的漏的电路。

通过下面的代表具有一对NMOS晶体管的推挽式放大器的等式(2)获得第一NMOS晶体管的漏电压V₁：

V₁＝A₁cos(wt+θ₁)+A₂cos(2wt+θ₂)+A₃cos(3wt+θ₃)+... ....(2)

通过等式(3)获得第二NMOS晶体管的漏电压V₂：

V₂＝A₁cos(wt+θ₁+π)+A₂cos(2wt+θ₂+π)+A₃cos(3wt+θ₃+π)+...

V₂＝A₁cos(wt+θ₁)+A₂cos(2wt+θ₂)+A₃cos(3wt+θ₃)+... ....(3)

通过等式(4)获得V₁和V₂的差：

V₁-V₂＝2A₁cos(wt+θ₁)+2A₃cos(3wt+θ₃)+A₅cos(5w+θ₅)+... ....(4)

在上面的等式中，A_n和θ_n表示存在于晶体管的漏中的第n次谐波电压的电平和相位。

如等式(4)所示，差动输出信号不产生偶次谐波分量。通过电路对称可容易地去除了偶次谐波分量，利用加到漏的谐振电路可去除奇次谐波分量。

因此，通过有损偏置线只供给直流功率和偶次谐波电流，基频和奇次谐波电流在电源和地之间形成虚交流地。虚交流地降低基频电流的损失并对基频电流提供低阻抗。因此，不会由于损失而需要片上扼流电感器和片上旁路电容器。这是上述的差动推挽式结构的优点。

图8A和图8B是示出了在第6,737,948号美国专利中公开的平面DAT的ASITIC仿真结果的示图，以证明根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的可用性。可确定第6,737,948号美国专利中公开的平面DAT的K因子的值为0.512，平面DAT的尺寸为136900um²。通过表1详细示出仿真的结果：

表1

ASITIC>Square spiral<M0>has the following geometry：L1＝300,00，L2＝300,00，W＝30,00，S＝1.00，N＝1.00Total length＝1064.00(um)，Total Area＝31920.00um²Located at(150.00，150.00)ASITIC>Inductance of M0＝0.609295(Nh)Square spiral<M0>has the following geometry：L1＝370,00，L2＝370,00，W＝30,00，S＝1.00，N＝1.00Total length＝1344.00(um)，Total Area＝40320.00um²Located at(115.00，115.00)ASITIC>Inductance of M0＝0.829547(nH)Coupling coefficient of M0 and M01：k＝0.5120 or M＝0.3640(Nh)Size＝136900μm²

图9A和图9B是示出了根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的ASITIC仿真结果的示图，以证明根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的可用性。特别地，如图9A所示，因为片上CMOS功率放大器具有堆叠结构，所以第一层和第二层的导体(金属)对齐，同时彼此精确匹配，使得从堆叠结构的顶部看不到下层。

图5A中示出的根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的K因子的值为0.9078，可以理解，这个K因子值0.9078优于根据图8A和图8B确定的K因子值0.512。此外，该功率放大器的尺寸为90000um²，这表明该放大器的尺寸减小为第6,737,948号美国专利中公开的传统的功率放大器的尺寸的2/3。通过表2详细示出仿真结果：

表2

ASITIC>Square spiral<M0>has the following geometry：L1＝300,00，L2＝300,00，W＝30,00，S＝1.00，N＝1.00Total length＝1064.00(um)，Total Area＝31920.00um²Located at(150.00，150.00)ASITIC>Inductance of M0＝0.609295(Nh)Square spiral<M0>has the following geometry：L1＝300,00，L2＝300,00，W＝30,00，S＝1.00，N＝1.00Total length＝1064.00(um)，Total Area＝31920.00um²Located at(115.00，115.00)ASITIC>Inductance of M0＝0.609295(nH)Coupling coefficient of M0 and M01：k＝0.9078 or M＝0.5531(nH)Size＝90000μm²->35％area save

图10A和图10B是示出了根据本发明第三实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的ASITIC仿真结果的示图，以证明根据本发明实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的可用性。更具体地说，图10A示出了和图9A中示出的结构相似的一体的层结构，第一层和第二层一定程度地错开，以减小第一层和第二层之间的寄生电容。

图5C中示出的根据本发明第三实施例的具有提高了的效率的小尺寸片上CMOS功率放大器的K因子的值为0.7748，根据本发明，减小了第一层和第二层之间的寄生电容，表3更详细地示出了仿真结果。

表3

ASITIC>Square spiral<M0>has the following geometry：L1＝2300,00，L2＝230,00，W＝30,00，S＝20.00，N＝2.00Total length＝1165.00(um)，Total Area＝34950.00um²Located at(150.00，150.00)ASITIC>Inductance of M0＝0.688225(nH)Square spiral<M0>has the following geometry：L1＝190,00，L2＝190,00，W＝30,00，S＝2.00，N＝2.00Total length＝1007.00(um)，Total Area＝30210.00um²Located at(115.00，115.00)ASITIC>Inductance of M01＝0.612891(nH)ASITIC>Coupling coefficient of M0 and M01：k＝0.77488 or M＝0.50321(nH)Size＝52900μm²->61％area save

图11A和图11B是示出了根据本发明的CMOS功率放大器和通常的平面功率放大器的性能的示图。更具体地说，图11A和图11B中示出的功率放大器包括基层上形成的具有180μm厚度的硅层114和118、分别形成在硅层114和118上的具有3.2μm厚度的绝缘层119和117、形成在绝缘层119和117上的导体111、113、115、116。

当构造导体时，图11B中示出的传统的平面DAT使600×30×2μm的导体M4 116与600×100×2μm的导体M5115平行地对齐，减小了导体M4116与导体M5 115之间的距离。在这种情况下，漏效率和输出功率P_out分别为55％和2W。

当构造导体时，如图11A所示的根据本发明的CMOS功率放大器利用薄介电膜将600×100×2μm的导体与600×100×0.53μm的导体隔离，以使它们彼此垂直耦合，同时在其间置入薄介电膜。因此，漏效率和输出功率分别为57％和4W。

因此，可以理解，根据本发明的CMOS功率放大器具有提高了的效率且将功率增加了100％。

在根据本发明的CMOS功率放大器中，元件不是彼此平行地耦合，而是彼此纵向地耦合，使得耦合平面之间的距离比通常的平面DAT的耦合平面之间的距离相对较窄。例如，在图11A和图11B中，CMOS功率放大器中的M5 111层和M4 113层之间的距离比通常的平面DAT中的M5 115层和M4116表面之间的距离窄。

因此，根据本发明的CMOS功率放大器具有在M5111的表面和M4113的表面之间产生的不必要的寄生电容。虽然为了减小这种寄生电容，提出了图5C中示出的结构，但是这个结构不能完全去除寄生电容的影响。

此外，因为根据位置不均匀地产生这种寄生电容，产生不同的电容，所以产生不同的负载。

图12是用于克服根据本发明实施例的CMOS功率放大器的负载变化的电路图。除了均衡电容部分122-1、122-2、123-1、123-2之外，图12中示出的CMOS功率放大器的结构与图5B中示出的CMOS功率放大器的结构相同。

参照图12，P1 121-1表示具有(+)相位的放大器部分，P2 121-2表示具有(-)相位的放大器部分，P3 121-3表示具有(-)相位的放大器部分，P4 121-4表示具有(-)相位的放大器部分。在图12中，虽然P1 121-1、P2121-2、P3 121-3、P4 121-4顺序地代表180°的相位差，但是它们具有相同的大小。

此外，标号120-1、120-2、120-3、120-4是导体且与图11A中示出的M5 111相对应。标号120-5、120-6、120-7、120-8是导体且与图11A中示出的M4 113相对应。

此外，标号120-1和120-2是导体且与图5B中示出的标号53相对应。标号120-3和120-4是导体且与图5B中示出的标号54相对应。

此外，输出标号124与图5B中示出的标号51相对应。

如上所述，在导体120-1和导体120-7之间产生的寄生电容Cp1用作P1121-1的输入负载。此外，在导体120-2和导体120-8之间产生的寄生电容Cp4用作P4121-4的输入负载。相同的方式应用于P2 121-2和P3 121-3。然而，因为Cp1和Cp4不具有一致的大小，所以P4 121-4的输入负载与P1 121-1的输入负载不同。相似地，P2 121-2和P3 121-3具有不同的输入负载。即，因为根据寄生电容从P1观察的负载与从P2观察的负载不同，所以P1和P2不满足它们必须具有不同相位和相同大小的条件。这对于P3和P4是同样的。

因此，本发明的实施例提出将均衡电容部分122-1、122-2、123-1、123-2加到输入部分，以克服依赖于寄生电容的负载变化问题。即，将用于克服依赖于寄生电容的负载变化问题的均衡电容加到输入部分，从而使输入具有相同的大小。同时，均衡电容补偿设计中产生的寄生电容，以使所述输入具有相同强度的负载。

图13是根据本发明实施例的用于解决由负载变化引起的问题的CMOS功率放大器的电路图。除了标号132-1、132-2、133-1、133-2之外，图13中示出的CMOS功率放大器的结构与图5B中示出的CMOS功率放大器的结构相同。

参照图13，P1 131-1表示具有(+)相位的放大器部分，P2 131-2表示具有(一)相位的放大器部分，P3 131-3表示具有(-)相位的放大器部分，P4131-4表示具有(-)相位的放大器部分。P1 131-1、P2 131-2、P3 131-3、P4 131-4顺序地具有180°的相位差，且具有相同的大小。

此外，标号130-1、130-2、130-3、130-4是导体且与图11A中示出的M5 111相对应。标号130-5、130-6、130-7、130-8是导体且与图11A中示出的M4 113相对应。

此外，标号130-1和130-2是与图5B中示出的标号53相对应的导体。标号130-3和130-4是与图5B中示出的标号54相对应导体。

此外，输出标号134与图5B中示出的标号51相对应。

如上所述，在导体130-1和导体130-7之间产生的寄生电容Cp1用作P1131-1的输入负载。此外，在导体130-2和导体130-8之间产生的寄生电容Cp4用作P4 131-4的输入负载。相同的方式应用于P2 131-2和P3 131-3。然而，因为Cp1和Cp4不具有一致的电容，所以P4 131-4的输入负载与P1 131-1的输入负载不同。相似地，P2 131-2和P3 131-3具有不同的输入负载。即，因为根据寄生电容从P1观察的负载与从P2观察的负载不同，所以P1和P2不满足它们必须具有不同相位和相同大小的条件。这对于P3和P4是同样的。

因此，本发明的实施例提出将均衡电容部分132-1、132-2、133-1、133-2加到输入部分，以克服输入的依赖于寄生电容的负载变化问题。即，将用于克服依赖于寄生电容的负载变化问题的均衡电容加到输入部分，从而使输入具有相同的大小。同时，均衡电容补偿设计中产生的寄生电容，以使输入具有相同大小的负载。

虽然上述描述与参照图12给出的描述是相同的，但是参照图13提供了均衡电容部分132-1、132-2、133-1、133-2，使得它们通过多个电容器和多个开关的连接根据工作频率f1和f2而具有特定的电容。即，如果工作频率为f1，则具有不同电容的各均衡电容部分132-1、132-2、133-1、133-2接通特定的电容器，只起动连接到所述电容器的开关，停用连接到剩余电容器的剩余开关。

以接通多个电容器之一的方式设计这些均衡电容部分，以使可提供多频带的解决方案。

图14是示出应用于根据本发明的CMOS功率放大器的共阴共栅放大器的电路图。参照图14，在根据本发明的CMOS功率放大器中，考虑到CMOS的击穿，连接到输入端口(在图12和图13中示出的P1、P2、P3和P4)的放大器被设计成共阴共栅的形状。

如图14所示，根据本发明，通过具有FET 141和142的两级放大器结构(共阴共栅放大器)可提供适合高压元件的环境。

图15A至图15E是示出当均衡电容没被应用于根据本发明的CMOS功率放大器时仿真结果的示例的曲线图。

更具体地说，图15A是示出漏电压随时间的曲线图。在P1、P2、P3和P4处的电压必须具有相反的相位和相同的电平。然而，图15A的仿真结果表明由于寄生电容的影响，这些电压具有不同的相位和不同的电平。

图15B是示出漏电流随时间的曲线图。在P1、P2、P3和P4处的电流必须具有对称相反的相位和相同的电平。然而，图15B的仿真结果表明由于寄生电容的影响，这些电流具有不同的相位和不同的电平。

图15C是示出电压和电流随时间的曲线图。图15D是示出栅电压随时间的曲线图。图15E是示出输出电压随时间的曲线图。根据仿真结果，输出功率为3.486W，漏效率为60.108％。图16A至图16E是示出当均衡电容被应用于根据本发明的CMOS功率放大器时仿真结果的示例的曲线图。

更具体地说，图16A是示出漏电压随时间的示例的曲线图。在P1、P2、P3和P4处的电压必须具有相反的相位和相同的电平。图16A的仿真结果表明因为去除了寄生电容的影响，所以这些电压满足上述条件。

图16B是示出漏电流随时间的曲线图。在P1、P2、P3和P4处的电流具有相反的相位和相同的电平的对称结构。

图16C是示出电压和电流随时间的曲线图。图16D是示出栅电压随时间的示例的曲线图。图16E是示出输出电压随时间的曲线图。根据仿真结果，输出功率为3.552W，漏效率为62.322％。

如图15A至图16E所示，当使用均衡电容时，可提高放大器的输出和效率。

如上所述，根据本发明，可以以低价构造CMOS RF功率放大器，并且可实现片上RF系统，该片上RF系统的功率和功率效率优于通常的放大器。

此外，上述的本发明可实现为程序，该程序可存储在诸如CD ROM、RAM、软盘、硬盘、光磁盘等各种储存介质上，该存储介质可被计算机读取。

虽然已经参照本发明特定的优选实施例示出和描述了本发明，但是本领域技术人员应该理解，在不脱离本发明的精神和范围的情况下，可在形式上和细节上对本发明作出各种变化。因此，本发明的范围不应限于所述实施例，而应由权利要求及其等同物限定。

Claims

1、一种具有提高了的效率和小的制造尺寸的片上CMOS功率放大器，所述片上CMOS功率放大器包括：

主线圈，位于第一层；

次线圈，位于第二层，所述第二层是所述第一层的上面的部分，所述次线圈邻近于所述主线圈的位置放置；

交叉部分，用于使所述次线圈彼此耦合。

2、如权利要求1所述的片上CMOS功率放大器，其中，所述主线圈被以预定数目划分，以容易实现多圈。

3、如权利要求1所述的片上CMOS功率放大器，其中，所述次线圈位于邻近于所述主线圈的外上部分的位置处的第二层，以去除所述主线圈和所述次线圈之间的寄生电容。

4、如权利要求1所述的片上CMOS功率放大器，其中，所述主线圈和所述次线圈以包括一对NMOS的推挽式功率放大器来实现。

5、如权利要求1至权利要求4中的任一权利要求所述的片上CMOS功率放大器，还包括用于向所述主线圈提供输入信号的两个输入放大器，所述输入信号具有相反的相位和相同的电平。

6、如权利要求5所述的片上CMOS功率放大器，还包括用于向所述次线圈提供输入信号的两个输入放大器，所述输入信号具有相反的相位和相同的电平。

7、如权利要求6所述的片上CMOS功率放大器，其中，所述两个输入放大器具有均衡电容部分，所述均衡电容部分用于克服由所述主线圈和所述次线圈之间的寄生电容产生的输入负载的变化。

8、如权利要求7所述的片上CMOS功率放大器，其中，所述均衡电容部分根据频带包括多个电容器，

其中，通过只控制与特定频带相对应的电容器被起动来切换所述电容器，以实现多频带。

9、如权利要求6所述的片上CMOS功率放大器，其中，所述输入放大器是共阴共栅放大器。

10、如权利要求5所述的片上CMOS功率放大器，其中，所述两个输入放大器具有均衡电容部分，所述均衡电容部分用于克服从所述输入放大器观察的输入负载的变化，所述输入负载的变化由所述主线圈和所述次线圈之间的寄生电容产生。

11、如权利要求10所述的片上CMOS功率放大器，其中，所述均衡电容部分根据频带包括多个电容器，

12、如权利要求5所述的片上CMOS功率放大器，其中，所述输入放大器是共阴共栅放大器。