KR20060077771A - Photo mask for bit-line sens amplifier region - Google Patents

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KR20060077771A
KR20060077771A KR1020040117304A KR20040117304A KR20060077771A KR 20060077771 A KR20060077771 A KR 20060077771A KR 1020040117304 A KR1020040117304 A KR 1020040117304A KR 20040117304 A KR20040117304 A KR 20040117304A KR 20060077771 A KR20060077771 A KR 20060077771A
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윤형순
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주식회사 하이닉스반도체
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Abstract

본 발명은 비트 라인 센스 앰프 영역 포토 마스크에 관한 것으로서, 특히 광 투과 기판 상부에 제 1광 투과율과 제 1위상 지연을 가지는 비트 라인 패드 및 비트 라인 패드와, 비트 라인 패드 및 비트 라인 패드 사이의 광 투과 기판 표면을 통해 제 2광 투과율과 제 2위상 지연을 가지는 얇은 라인 패턴과, 비트 라인 패드 및 얇은 라인 패턴 사이, 비트 라인 패드 및 얇은 라인 패턴 사이의 광 투과 기판이 일정 깊이로 식각되며 제 2광 투과율과 제 1위상 지연을 가지는 위상 반전 영역을 포함한다. 그러므로 본 발명은 DRAM 셀 6F2 구조의 센스 앰프 영역 중에서 비트 라인과 이에 인접된 라인 사이의 공간에 위상 반전 영역을 추가함으로써 비트 라인과 메탈 라인 사이에 형성되며 미세 폭을 갖는 얇은 라인의 공정 마아진(margin)을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line sense amplifier area photo mask, and more particularly, to a bit line pad and a bit line pad having a first light transmittance and a first phase delay on an optically transmissive substrate, and an optical device between the bit line pad and the bit line pad. A thin line pattern having a second light transmittance and a second phase delay through the transmissive substrate surface, and the light transmitting substrate between the bit line pad and the thin line pattern, and between the bit line pad and the thin line pattern, are etched to a predetermined depth and the second And a phase inversion region having light transmittance and a first phase delay. Therefore, the present invention provides a process margin of a thin line having a fine width formed between the bit line and the metal line by adding a phase inversion region to the space between the bit line and the adjacent line in the sense amplifier region of the DRAM cell 6F2 structure. ) Can be improved.

비트 라인 센스 앰프, 6F2, 라인, 위상차Bit Line Sense Amplifier, 6F2, Line, Phase Difference

Description

비트 라인 센스 앰프 영역 포토 마스크{Photo mask for bit-line sens amplifier region} Photo mask for bit-line sens amplifier region             

도 1a 및 도 1b는 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역의 포토 마스크 패턴을 나타낸 도면,1A and 1B illustrate a photomask pattern of a bit line sense amplifier region of a DRAM cell 6F2 structure;

도 2a 및 도 2b는 종래 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역에 대한 실제 웨이퍼 상의 패턴 이미지를 나타낸 도면,2A and 2B show a pattern image on an actual wafer for a bit line sense amplifier region of a conventional DRAM cell 6F2 structure;

도 3은 종래 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 시뮬레이션한 DOF, EL 결과를 나타낸 도면,3 is a diagram showing simulated DOF and EL results of a photomask having a bit line sense amplifier region pattern of a conventional DRAM cell 6F2 structure;

도 4a 및 도 4b는 본 발명에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크를 나타낸 도면,4A and 4B illustrate a photo mask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to the present invention;

도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 제조 방법을 나타낸 도면,5A to 5C illustrate a method of manufacturing a photomask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to an embodiment of the present invention;

도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 제조 방법을 나타낸 도면,6A to 6C illustrate a method of manufacturing a photomask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to another embodiment of the present invention;

도 7은 본 발명에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역에 대한 실제 웨이퍼 상의 패턴 이미지를 나타낸 도면,7 is a view showing a pattern image on an actual wafer for a bit line sense amplifier region of a DRAM cell 6F2 structure according to the present invention;

도 8은 본 발명에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 시뮬레이션한 DOF, EL 결과를 나타낸 도면.8 is a diagram showing simulated DOF and EL results of a photomask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 비트 라인 105, 115 : 위상 반전 영역100: bit line 105, 115: phase inversion area

110 : 얇은 라인 120 : 메탈 라인110: thin line 120: metal line

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 특히 DRAM 셀 6F2 구조의 포토 마스크에서 비트 라인 센스 앰프 영역을 정의하는 패턴 사이의 임계 치수를 확보할 수 있는 비트 라인 센스 앰프 영역 포토 마스크에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a bit line sense amplifier region photo mask capable of securing critical dimensions between patterns defining bit line sense amplifier regions in a photo mask of a DRAM cell 6F2 structure. .

현재 DRAM 또는 FeRAM 등과 같은 메모리 소자의 대용량화를 위한 메모리 소자 개발이 이루어지고 있으나, 메모리 소자의 대용량화로 칩 크기가 증가하게 된다. 칩의 크기 증가로 웨이퍼 당 칩의 수가 감소하는 문제를 해결하기 위해 셀 배열 방법의 변화를 통해 셀 면적을 감소시킬 수 있는 방법이 개발 연구가 진행되고 있다.Currently, memory devices are being developed to increase the capacity of memory devices such as DRAM or FeRAM, but chip sizes are increased due to the larger capacity of memory devices. In order to solve the problem that the number of chips per wafer decreases due to the increase in the size of the chip, a development research is being conducted to reduce the cell area by changing the cell arrangement method.

DRAM 셀에서 폴디드(folded) 비트 라인 셀 구조의 8F2는 두 개의 워드라인 중에서 어느 한 워드라인 선택에 의해 하나의 비트 라인이 하나의 센스 앰프를 통 해 셀 트랜지스터의 데이터를 읽어낸다. 하지만 활성 영역간의 간격이 3F이므로 오버레이 마진 확보가 용이하다는 장점이 있으나, 셀 면적이 증가하는 문제점이 있다. In a DRAM cell, the folded bit line cell structure 8F2 reads the data of a cell transistor through one sense amplifier through one sense line by selecting one of two word lines. However, since the gap between the active regions is 3F, the overlay margin is easily secured, but the cell area is increased.

DRAM 셀의 8F2 레이아웃보다 셀 면적을 감소시키기 위한 오픈(open) 비트 라인 셀 배열 구조인 6F2는 한 개의 워드라인 선택에 대해 인접해 있는 두 개의 비트 라인에 동시에 정보가 나타나게 되어, 인접해 있는 두 개의 비트라인을 서로 다른 블록의 센스 앰프에 의해 감지하여 읽어낸다.6F2, an open bit line cell array structure to reduce cell area than the 8F2 layout of DRAM cells, allows information to appear simultaneously on two adjacent bit lines for one word line selection. The bit lines are detected and read by sense amplifiers in different blocks.

이와 같이 DRAM 셀의 구조를 8F2 구조에서 6F2로 전환할 경우 셀 크기가 감소함에 따라 칩의 크기가 줄어들어 생산성이 증가하게 되지만, 디자인 룰이 점점 감소하여 하프 피치가 150nm 이하인 제품의 DRAM 셀의 6F2 구조에서는 셀의 크기뿐만 아니라 센스 앰프, 코어 영역또한 작아지고 있다.When switching the structure of a DRAM cell from an 8F2 structure to a 6F2 structure, the chip size decreases as the cell size decreases, resulting in increased productivity.However, the design rule gradually decreases, resulting in a 6F2 structure of a DRAM cell of a product having a half pitch of 150 nm or less. In addition to the cell size, the sense amplifier and core area are also getting smaller.

이로 인해 DRAM 셀의 비트라인 콘택과 메탈 콘택 사이의 라인 공정 마아진이 점점 감소하고 있는 실정이다. DRAM 셀의 8F2의 비트라인 센스 앰프는 비트 라인 콘택과 메탈 콘택 사이의 2개의 라인이 구성되어 있으나, 6F2의 경우는 비트 라인 콘택과 메탈 콘택 사이에 1개의 라인이 존재하게 되므로 노광 공정시 이들 콘택 사이의 라인이 얇게 패터닝된다.As a result, the line process margin between the bit line contact and the metal contact of the DRAM cell is gradually decreasing. In the 8F2 bit line sense amplifier of the DRAM cell, two lines are formed between the bit line contact and the metal contact. However, in the case of 6F2, one line exists between the bit line contact and the metal contact. The lines between are thinly patterned.

도 1a 및 도 1b는 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역의 포토 마스크 패턴을 나타낸 도면이다.1A and 1B illustrate a photo mask pattern of a bit line sense amplifier region of a DRAM cell 6F2 structure.

도 1a 및 도 1b를 참조하면, DRAM 셀의 6F2 구조의 비트 라인 센스 앰프 영역을 나타내는 포토 마스크에 있어서 비트 라인 콘택(10a)과 메탈 콘택(14a)간 사 이에 존재하는 얇은 라인(12) 패턴을 포함한다. 이때 이들 라인(10, 12, 14) 패턴은 광 투과 기판(미도시됨) 상부에 MoSi와 같은 하프톤 위상차물질의 반 투과막(미도시됨)이 패터닝되어 형성된다. 이에 따라 이들 라인 패턴은 각각 6%의 투과율과 180° 위상 지연을 가진다. 그리고 라인 패턴들 간격에 해당하는 부분은 광 투과 기판 표면이 드러나는 부분이므로 100% 투과율과 0° 위상 지연을 가진다.1A and 1B, a thin line 12 pattern between a bit line contact 10a and a metal contact 14a in a photo mask showing a bit line sense amplifier region of a 6F2 structure of a DRAM cell is illustrated. Include. At this time, the patterns of the lines 10, 12, and 14 are formed by patterning a semi-transmissive film (not shown) of a halftone retardation material such as MoSi on the light transmitting substrate (not shown). As a result, these line patterns each have a transmittance of 6% and a 180 ° phase delay. Since the portion corresponding to the line pattern spacing is the portion where the light transmitting substrate surface is exposed, it has 100% transmittance and 0 ° phase retardation.

그런데 이러한 포토 마스크를 사용한 노광 공정시 비트 라인(10) 및 메탈 라인(14)의 광 근접 효과 영향으로 이들 사이의 라인(12)의 임계 치수 마아진이 감소하게 된다.However, due to the optical proximity effect of the bit line 10 and the metal line 14 during the exposure process using the photo mask, the critical dimension margin of the line 12 therebetween is reduced.

도 2a 및 도 2b는 종래 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역에 대한 실제 웨이퍼 상의 패턴 이미지를 나타낸 도면이다.2A and 2B show a pattern image on an actual wafer for a bit line sense amplifier region of a conventional DRAM cell 6F2 structure.

도 2a에 도시된 바와 같이, DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역이 정의된 하프톤 위상차 포토 마스크(HT-PSM 6%)를 이용하여 노광 공정을 진행한다.As shown in FIG. 2A, an exposure process is performed using a halftone phase difference photo mask (HT-PSM 6%) in which a bit line sense amplifier region of a DRAM cell 6F2 structure is defined.

도 2b와 같이 실제 웨이퍼의 포토레지스트에 노광된 비트 라인 센스 앰프 영역의 에어리얼 이미지(aerial image)를 살펴보면, 패터닝된 비트 라인(10), 비트 라인(10)과 메탈 라인(14) 사이의 라인(12)의 임계 치수가 정확하게 되지 않는다.Referring to the aerial image of the bit line sense amplifier region exposed to the photoresist of the actual wafer as shown in FIG. 2B, the line between the patterned bit line 10, the bit line 10, and the metal line 14 ( The critical dimension of 12) is not accurate.

도 3은 종래 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 시뮬레이션한 DOF, EL 결과를 나타낸 도면이다.3 is a diagram showing simulated DOF and EL results of a photomask having a bit line sense amplifier region pattern of a conventional DRAM cell 6F2 structure.

도 3에 도시된 바와 같이, 종래 6F2 비트 라인 센스 앰프 영역의 패턴을 시뮬레이션 해보면, 초점 심도(DOF : Depth Of Focus)가 약 0.15㎛ 정도 매우 작게 예측된다. 이때의 EL값은 약 6.8%이다. 한편 본 시뮬레이션 그래프에서 최상의 초점 심도(DOF)는 도면 부호 20이며, 이보다 작은 값을 갖는 도면 부호 22는 초점 심도가 0.2㎛를 벗어났을 때, 이보다 큰 값을 갖는 도면 부호 24는 초점 심도가 0.4㎛ 벗어났을 때를 나타낸다.As shown in FIG. 3, when simulating a pattern of a conventional 6F2 bit line sense amplifier region, a depth of focus (DOF) is estimated to be very small, about 0.15 μm. The EL value at this time is about 6.8%. In the simulation graph, the best depth of focus (DOF) is 20, and a smaller value 22 indicates a focal depth of 0.4 μm when the depth of focus exceeds 0.2 μm. It indicates when it is out.

그러므로 종래 기술에 의한 DRAM 셀의 6F2 구조의 비트 라인 센스 앰프의 패턴을 갖는 포토 마스크는 비트 라인 콘택 및 메탈 콘택 사이의 라인 간격이 매우 좁기 때문에 이들 미세 간격에서의 광 근접 효과으로 인해 정확한 패터닝이 이루어지지 않는 문제점이 있었다.Therefore, the photomask having the pattern of the bit line sense amplifier of the 6F2 structure of the DRAM cell according to the prior art has a very narrow line spacing between the bit line contact and the metal contact, so that the accurate patterning is achieved due to the optical proximity effect at these fine spacings. There was a problem not to lose.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 DRAM 셀 6F2 구조의 센스 앰프 영역 중에서 비트 라인과 이에 인접된 라인 사이의 공간에 위상 반전 영역을 추가함으로써 비트라인 콘택과 메탈 콘택 사이에 형성된 미세 폭의 라인 공정 마아진을 향상시킬 수 있는 비트 라인 센스 앰프 영역 포토 마스크를 제공하는데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to add a phase inversion region to a space between a bit line and an adjacent line of a sense amplifier region of a DRAM cell 6F2 structure in order to solve the above problems of the prior art. The present invention provides a bit line sense amplifier region photo mask capable of improving the formed fine width line process margin.

상기 목적을 달성하기 위하여 본 발명은 반도체 메모리 소자의 비트 라인 센스 앰프 영역의 패턴을 갖는 포토 마스크에 있어서, 광 투과 기판 상부에 제 1광 투과율과 제 1위상 지연을 가지는 비트 라인 패드 및 비트 라인 패드와, 비트 라인 패드 및 비트 라인 패드 사이의 광 투과 기판 표면을 통해 제 2광 투과율과 제 2위 상 지연을 가지는 얇은 라인 패턴과, 비트 라인 패드 및 얇은 라인 패턴 사이, 비트 라인 패드 및 얇은 라인 패턴 사이의 광 투과 기판이 일정 깊이로 식각되며 제 2광 투과율과 제 1위상 지연을 가지는 위상 반전 영역을 포함한다.In order to achieve the above object, the present invention provides a photomask having a pattern of a bit line sense amplifier region of a semiconductor memory device, the bit line pad having a first light transmittance and a first phase delay on a light transmitting substrate. A thin line pattern having a second light transmittance and a second phase delay through the light transmissive substrate surface between the bit line pad and the bit line pad, and between the bit line pad and the thin line pattern, the bit line pad and the thin line pattern The light transmissive substrate therebetween is etched to a predetermined depth and includes a phase inversion region having a second light transmittance and a first phase delay.

여기서, 상기 제 1위상은 90°이며 제 2위상은 270°인 것을 특징으로 한다.Here, the first phase is 90 ° and the second phase is characterized in that 270 °.

또한, 상기 제 1위상은 90°이며 제 2위상도 90°인 것을 특징으로 한다.The first phase is 90 ° and the second phase is 90 °.

또한, 상기 패드와 라인 사이에 존재하는 스페이싱 패턴은 100% 투과율과 270°의 위상을 갖는 것을 특징으로 한다.In addition, the spacing pattern existing between the pad and the line is characterized by having a 100% transmittance and a phase of 270 °.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 4a 및 도 4b는 본 발명의 일 실시예에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크를 나타낸 도면이다.4A and 4B illustrate a photo mask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to an embodiment of the present invention.

도 4a에 도시된 바와 같이, 본 발명의 6F2 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크는 비트 라인(100) 패드와 비트 라인(120) 패드사이에 얇은 라인(110) 패턴이 각각 형성되어 있으며 이들 패턴 사이의 공간에는 위상 반전 영역(105, 115)이 형성된다.As shown in FIG. 4A, in the photo mask having the 6F2 bit line sense amplifier region pattern of the present invention, a thin line 110 pattern is formed between the bit line 100 pad and the bit line 120 pad, respectively. Phase inversion regions 105 and 115 are formed in the space between the patterns.

그리고 비트 라인(100) 패드는 투과 광을 180° 위상 지연시키고, 비트 라인(120) 패드 역시 투과 광을 180° 위상 지연시킨다. 그리고 이들 비트 라인(100)과 메탈 라인(120) 사이에 존재하는 얇은 라인(110)은 이들 패턴과는 180° 위상차를 갖도록 0°위상 지연을 가진다.The bit line 100 pads delay the transmitted light by 180 °, and the bit line 120 pads also delay the transmitted light by 180 °. The thin line 110 existing between the bit line 100 and the metal line 120 has a 0 ° phase delay so as to have a 180 ° phase difference from these patterns.

또한 비트 라인(100) 패드와 얇은 라인(110) 패턴 사이의 공간, 메탈 라인(120)과 얇은 라인(110) 패턴 사이의 공간에 각각 형성된 위상 반전 영역(105, 115)은 180° 위상 지연을 가지고 있으며 입사 광을 100% 투과시킨다. 반면에, 비트 라인(100) 패드와 메탈 라인(120)은 각각 MoSi 등의 반 투과막을 포함하여 입사 광을 약 6% 정도 투과한다.In addition, the phase inversion regions 105 and 115 formed in the space between the bit line 100 pad and the thin line 110 pattern and the space between the metal line 120 and the thin line 110 pattern respectively have a 180 ° phase delay. It has 100% transmission of incident light. On the other hand, the bit line 100 pad and the metal line 120 each include a semi-transmissive film such as MoSi and transmit about 6% of incident light.

이와 같은 구성을 갖는 본 발명의 일 실시예에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프의 포토 마스크는 광 투과율이 약 6%이며 180° 위상 지연을 갖는 비트 라인(100) 패드와 비트 라인(120) 패드 사이에 광 투과율이 100% 이면서 0° 위상 지연을 갖는 얇은 라인(110) 패턴을 배치하여 이들 패턴(100, 120)(110) 사이에서 180° 위상차가 생성되도록 한다.The photo mask of the bit line sense amplifier of the DRAM cell 6F2 structure according to the embodiment of the present invention having the configuration as described above has a light transmittance of about 6% and a bit line pad and a bit line 120 having a 180 ° phase delay. ) A thin line 110 pattern having a 0 ° phase retardation with a light transmittance of 100% is disposed between the pads so that a 180 ° phase difference is generated between these patterns 100, 120, and 110.

그리고 비트 라인(100) 패드와 얇은 라인(110) 패턴 사이, 그리고 비트 라인(120) 패드와 얇은 라인(110) 패턴 사이에 광 투과율이 100%이면서 180°위상 지연을 갖는 위상 반전 영역(105, 110)을 형성하여 얇은 라인(110)에 대해 180° 위상차가 생성되도록 한다. 즉, 6%, 180°패턴에 의해 비트 라인 및 메탈 라인이 형성되고, 100%, 0° 패턴에 의해 광 강도가 낮아져 비트 라인 및 메탈 라인 사이의 얇은 1개 라인이 형성된다. 또한 100%, 180° 위상 반전 영역에 의해 광 강도가 높아져 패턴 사이의 공간을 형성하게 된다. And a phase inversion region 105 having a light transmission of 100% and a 180 ° phase delay between the bit line 100 pad and the thin line 110 pattern and between the bit line 120 pad and the thin line 110 pattern. 110 is formed such that a 180 ° phase difference is generated with respect to the thin line 110. That is, the bit lines and the metal lines are formed by the 6% and 180 ° patterns, and the light intensity is lowered by the 100% and the 0 ° patterns to form one thin line between the bit lines and the metal lines. In addition, the light intensity is increased by the 100%, 180 ° phase inversion region to form a space between the patterns.

그러므로 본 발명의 포토 마스크에 의해 비트 라인 센스 앰프 영역에서의 콘트라스트(contrast)가 향상되어 패턴 사이의 광 근접 효과가 크게 줄어든다.Therefore, the contrast in the bit line sense amplifier region is improved by the photomask of the present invention, which greatly reduces the optical proximity effect between patterns.

한편, 본 발명의 포토 마스크의 패턴은 메탈 라인-공간-얇은 라인-공간-비트 라인 순서로 6%180°- 100%180°- 100%0°- 100%180°- 6%180°의 각 광 투과율 및 위상 지연을 가지도록 하는데, 포토 마스크에서 비트 라인 및 메탈 라인의 패턴을 MoSi 등의 반 투과막 대신에 크롬(Cr) 등의 광 차단막을 사용하여 광 투과율을 0%로 바꾸어도 된다. 이로 인해 포토 마스크의 패턴은 메탈 라인-공간-얇은 라인-공간-비트 라인 순서로 0%180°- 100%180°- 100%0°- 100%180°- 0%180°의 각 광 투과율 및 위상 지연을 가진다. 또는 메탈 및 비트 라인의 위상을 180°대신에 0°로 변경하여 0%0°- 100%180°- 100%0°- 100%180°- 0%0°순서로 변경하거나, 이들 패턴 및 위상 반전 영역의 위상을 모두 변경하여 0%90°- 100%270°- 100%90°- 100%270°- 0%90°순서로 포토 마스크의 패턴 구조를 변경할 수도 있다.On the other hand, the pattern of the photomask of the present invention is the angle of 6% 180 ° -100% 180 ° -100% 0 ° -100% 180 ° -6% 180 ° in the order of metal line-space-thin line-space-bit line In order to have light transmittance and phase retardation, the light transmittance may be changed to 0% in the photomask by using a light blocking film such as chromium (Cr) instead of a semi-transmissive film such as MoSi. As a result, the pattern of the photo mask is in the order of metal line-space-thin line-space-bit line, and each light transmittance of 0% 180 ° -100% 180 ° -100% 0 ° -100% 180 ° -0% 180 ° and Has a phase delay. Alternatively, change the phase of the metal and bit lines to 0 ° instead of 180 °, in the order of 0% 0 ° -100% 180 ° -100% 0 ° -100% 180 ° -0% 0 °, or these patterns and phases It is also possible to change the pattern structure of the photomask in the order of 0% 90 ° -100% 270 ° -100% 90 ° -100% 270 ° -0% 90 ° by changing all phases of the inversion area.

도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 제조 방법을 나타낸 도면이다. 다음은 도 5a 내지 도 5c를 참조하여 본 발명의 일 실시예에 따른 포토 마스크 제조 방법에 대해 설명한다.5A to 5C illustrate a method of manufacturing a photomask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to an embodiment of the present invention. Next, a method of manufacturing a photomask according to an embodiment of the present invention will be described with reference to FIGS. 5A to 5C.

도 5a에 도시된 바와 같이, 유리나 석영 등과 같은 광 투과 기판(102) 상부에 MoSi와 같은 하프톤 위상차물질(half-tone PSM)의 반 투과막(104)을 형성하고 그 위에 포토레지스트를 형성한다. 포토레지스트를 패터닝하여 비트 라인 영역 및 메탈 라인 영역을 정의하는 포토레지스트 패턴(106)을 형성한다.As shown in FIG. 5A, a semi-transmissive film 104 of a half-tone PSM such as MoSi is formed on a light transmitting substrate 102 such as glass or quartz, and a photoresist is formed thereon. . The photoresist is patterned to form a photoresist pattern 106 that defines the bit line region and the metal line region.

그리고 포토레지스트 패턴(106)에 의해 드러난 반 투과막(104)을 패터닝하여 비트 라인 패드 및 비트 라인 패드를 형성한 후에 O₂ 에슁 공정으로 포토레지스트 패턴(106)을 제거한다.The semi-transmissive film 104 exposed by the photoresist pattern 106 is patterned to form a bit line pad and a bit line pad, and then the photoresist pattern 106 is removed by an O2 etching process.

계속해서 도 5b에 도시된 바와 같이, 상기 결과물 전면에 포토레지스트를 형성하고 위상 반전 영역을 정의하며 비트 라인 영역 및 메탈 라인 영역 사이의 얇은 라인을 정의하는 포토레지스트 패턴(108)을 형성한다.Subsequently, as shown in FIG. 5B, a photoresist pattern 108 is formed on the entire surface of the resultant, defining a phase inversion region, and defining a thin line between the bit line region and the metal line region.

그리고 포토레지스트 패턴(108)에 의해 드러난 반 투과막(104) 및 광 투과 기판(102)을 식각한다. 이때 광 투과 기판(102)의 식각 깊이는 광 투과 기판(102) 표면에 대해 180°위상 지연을 갖도록 차를 갖도록 식각한다.Then, the semitransmissive film 104 and the light transmissive substrate 102 exposed by the photoresist pattern 108 are etched. At this time, the etching depth of the light transmissive substrate 102 is etched to have a difference to have a 180 ° phase delay with respect to the surface of the light transmissive substrate 102.

그리고 나서, 포토레지스트 패턴(108)을 O₂ 에슁 공정으로 제거하면 도 5c와 같이 광 투과 기판(102)이 표면으로부터 180° 위상 지연을 갖도록 식각된 위상 반전 영역(105, 110)이 형성되며, 위상 반전 영역(105, 110) 사이에 광 투과 기판(102)이 식각되지 않는 얇은 라인(110) 패턴이 형성된다.Then, when the photoresist pattern 108 is removed by an O2 etching process, as shown in FIG. 5C, the light-transmitting substrate 102 is etched so that the phase inversion regions 105 and 110 are etched to have a 180 ° phase delay from the surface. A thin line 110 pattern in which the light transmissive substrate 102 is not etched is formed between the inversion regions 105 and 110.

그러므로 이와 같은 제조된 본 발명에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프의 포토 마스크에 있어서, 비트 라인(100) 패드 및 비트 라인(120) 패드는 각각 광 투과 기판(102) 상부에 광 투과율이 약 6%인 반 투과막(104)이 형성되어 각 라인 패턴에서 입사 광에 대해 180° 위상 지연을 가진다. 그리고 비트 라인(100) 패드 및 비트 라인(120) 패드 사이의 얇은 라인(110)은 광 투과 기판(102) 표면이 그대로 노출되어 입사 광에 대해 0° 위상 지연을 가진다. 또한 이들 라인(100, 110, 120) 사이의 위상 반전 영역(105, 110)은 광 투과 기판(102)이 일정 깊이로 식각되어 180° 위상 지연을 가진다.Therefore, in the photomask of the manufactured DRAM cell 6F2 bit line sense amplifier according to the present invention, the bit line 100 pad and the bit line 120 pad have light transmittance on the light transmitting substrate 102, respectively. A semi-transmissive film 104, about 6%, is formed having a 180 ° phase retardation for incident light in each line pattern. The thin line 110 between the bit line 100 pad and the bit line 120 pad has the surface of the light transmitting substrate 102 exposed as it is and has a 0 ° phase delay with respect to incident light. In addition, the phase inversion regions 105 and 110 between these lines 100, 110 and 120 have a 180 ° phase delay since the light transmitting substrate 102 is etched to a certain depth.

이로 인해 DRAM 셀의 6F2 구조의 비트 라인 센스 앰프의 포토 마스크는 얇은 라인(110) 패턴 양쪽에 상기 라인(110)에 대해 180°위상차가 있는 위상 반전 영역(105, 110)이 형성되기 때문에 비트 라인(100) 및 메탈 라인(120) 사이의 얇은 라인의 미세 간격에서 180°위상차를 생성하여 DOF 마아진 및 EL을 향상시킬 수 있다.As a result, the photomask of the bit line sense amplifier of the 6F2 structure of the DRAM cell has a bit line because phase inversion regions 105 and 110 having a 180 ° phase difference with respect to the line 110 are formed on both sides of the thin line 110 pattern. It is possible to improve the DOF margin and EL by generating a 180 ° phase difference in the fine spacing of the thin line between the 100 and the metal line 120.

도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 제조 방법을 나타낸 도면이다. 다음은 도 6a 내지 도 6c를 참조하여 본 발명의 다른 실시예에 따른 포토 마스크 제조 방법에 대해 설명한다.6A to 6C illustrate a method of manufacturing a photomask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to another embodiment of the present invention. Next, a method of manufacturing a photomask according to another exemplary embodiment of the present invention will be described with reference to FIGS. 6A to 6C.

도 6a에 도시된 바와 같이, 유리나 석영 등과 같은 광 투과 기판(102) 상부에 MoSi와 같은 하프톤 위상차물질의 반 투과막(104)을 형성하고 그 위에 포토레지스트를 형성한다. 포토레지스트를 패터닝하여 비트 라인 영역 및 메탈 라인 영역을 정의하는 포토레지스트 패턴(106)을 형성한다.As shown in FIG. 6A, a semi-transmissive film 104 of a halftone retardation material such as MoSi is formed on a light transmissive substrate 102 such as glass or quartz, and a photoresist is formed thereon. The photoresist is patterned to form a photoresist pattern 106 that defines the bit line region and the metal line region.

그리고 포토레지스트 패턴(106)에 의해 드러난 반 투과막(104)을 패터닝하여 비트 라인 패드 및 비트 라인 패드를 형성한 후에, 패터닝된 반 투과막(104)에 의해 드러난 광 투과 기판(102)을 일정 깊이로 식각한다. 이때 광 투과 기판(102)의 식각 깊이는 광 투과 기판(102) 표면에 대해 180°위상 지연을 갖도록 차를 갖도록 식각한다.After patterning the semi-transmissive film 104 exposed by the photoresist pattern 106 to form the bit line pad and the bit line pad, the light transmissive substrate 102 exposed by the patterned semi-transmissive film 104 is fixed. Etch to depth. At this time, the etching depth of the light transmissive substrate 102 is etched to have a difference to have a 180 ° phase delay with respect to the surface of the light transmissive substrate 102.

그 다음 O₂ 에슁 공정으로 포토레지스트 패턴(106)을 제거한다.The photoresist pattern 106 is then removed by an O 2 etch process.

계속해서 도 6b에 도시된 바와 같이, 상기 결과물 전면에 포토레지스트를 형성하고 비트 라인 영역 및 메탈 라인 영역 사이의 얇은 라인 부분을 오픈하는 포토 레지스트 패턴(108)을 형성한다.Subsequently, as shown in FIG. 6B, a photoresist pattern 108 is formed on the entire surface of the resultant product and a thin line portion between the bit line region and the metal line region is opened.

그리고 포토레지스트 패턴(108)에 의해 드러난 반 투과막을 습식 또는 건식 공정으로 제거하여 해당 얇은 라인 영역에 광 투과 기판(102) 표면이 노출되도록 한다.The semi-transmissive film exposed by the photoresist pattern 108 is removed by a wet or dry process to expose the surface of the light transmissive substrate 102 in the thin line region.

그리고나서, 포토레지스트 패턴(108)을 O₂ 에슁 공정으로 제거한다. 그러면 도 6c와 같이 광 투과 기판(102)이 표면으로부터 180° 위상 지연을 갖도록 식각된 위상 반전 영역(105, 110)이 형성되며, 위상 반전 영역(105, 110) 사이에 광 투과 기판(102)이 식각되지 않는 얇은 라인(110) 패턴이 형성된다.Then, the photoresist pattern 108 is removed by an O 2 etch process. Then, as illustrated in FIG. 6C, phase inversion regions 105 and 110 are etched such that the light transmissive substrate 102 has a 180 ° phase delay from the surface, and the light transmissive substrate 102 is disposed between the phase inversion regions 105 and 110. This non-etched thin line 110 pattern is formed.

도 7은 본 발명에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역에 대한 실제 웨이퍼 상의 패턴 이미지를 나타낸 도면이다.7 is a view showing a pattern image on an actual wafer for the bit line sense amplifier region of the DRAM cell 6F2 structure according to the present invention.

도 7에 도시된 바와 같이, 본 발명에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역이 정의된 포토 마스크를 이용하여 노광 공정을 진행하면, 실제 웨이퍼의 포토레지스트에 노광된 비트 라인 센스 앰프 영역의 에어리얼 이미지에서 비트 라인(100), 메탈 라인(120), 그리고 이들 라인들(100, 120) 사이의 얇은 라인(110)또한 임계 치수가 정확하게 패터닝된다.As shown in FIG. 7, when the exposure process is performed using a photo mask in which a bit line sense amplifier region of the DRAM cell 6F2 structure according to the present invention is defined, the bit line sense amplifier region exposed to the photoresist of the actual wafer is formed. The bit lines 100, the metal lines 120, and the thin lines 110 between these lines 100 and 120 in the aerial image are also accurately patterned in critical dimensions.

도 8은 본 발명에 따른 DRAM 셀 6F2 구조의 비트 라인 센스 앰프 영역 패턴을 갖는 포토 마스크의 시뮬레이션한 DOF, EL 결과를 나타낸 도면이다.8 is a diagram showing simulated DOF and EL results of a photo mask having a bit line sense amplifier region pattern of a DRAM cell 6F2 structure according to the present invention.

도 8에 도시된 바와 같이, 본 발명에 따라 제조된 DRAM 셀의 6F2 비트 라인 센스 앰프 영역의 패턴을 시뮬레이션 해보면, 초점 심도(DOF)가 약 0.32㎛ 정도로 높게 예측된다. 이때의 EL값은 약 9.0%이다. 이에 따른 본 발명의 포토 마스크는 종래의 포토 마스크를 사용할 때보다 EL이 30%, DOF가 200% 이상 개선된다.As shown in Fig. 8, when simulating the pattern of the 6F2 bit line sense amplifier region of the DRAM cell fabricated according to the present invention, the depth of focus (DOF) is expected to be as high as about 0.32 mu m. The EL value at this time is about 9.0%. Accordingly, the photomask of the present invention is improved by 30% and DOF by 200% or more than the conventional photomask.

본 시뮬레이션 그래프에서 최상의 초점 심도(DOF)는 도면 부호 200이며, 이보다 작은 값을 갖는 도면 부호 202는 초점 심도가 0.3㎛를 벗어났을 때, 이보다 큰 값을 갖는 도면 부호 204는 초점 심도가 0.4㎛ 벗어났을 때를 나타낸다.In the simulation graph, the best depth of focus (DOF) is 200, and a smaller reference value 202 indicates a focal depth of 0.3 μm, and a larger value 204 indicates a larger depth of focus than 0.4 μm. It indicates when you wake up.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이상 상술한 바와 같이, 본 발명은 DRAM 셀 6F2 구조의 센스 앰프 영역 중에서 비트 라인과 이에 인접된 라인 사이의 공간에 위상 반전 영역을 추가함으로써 비트 라인 콘택이 연결되는 비트 라인과 메탈 콘택이 연결되는 메탈 라인 사이에 형성되며 미세 폭을 갖는 얇은 라인의 공정 마아진을 향상시킬 수 있다.As described above, the present invention provides a metal in which a bit line and a metal contact are connected by connecting a bit line contact by adding a phase inversion region to a space between a bit line and a line adjacent thereto among the sense amplifier regions of the DRAM cell 6F2 structure. Process margins of thin lines formed between the lines and having a fine width can be improved.

Claims (8)

반도체 메모리 소자의 비트 라인 센스 앰프 영역의 패턴을 갖는 포토 마스크에 있어서,A photomask having a pattern of a bit line sense amplifier region of a semiconductor memory device, 광 투과 기판 상부에 제 1광 투과율과 제 1위상 지연을 가지는 비트 라인 패드 및 비트 라인 패드;A bit line pad and a bit line pad having a first light transmittance and a first phase delay on the light transmitting substrate; 상기 비트 라인 패드 및 비트 라인 패드 사이의 광 투과 기판 표면을 통해 제 2광 투과율과 제 2위상 지연을 가지는 얇은 라인 패턴; 및A thin line pattern having a second light transmittance and a second phase delay through the light transmissive substrate surface between the bit line pad and the bit line pad; And 상기 비트 라인 패드 및 상기 얇은 라인 패턴 사이, 상기 비트 라인 패드 및 상기 얇은 라인 패턴 사이의 광 투과 기판이 일정 깊이로 식각되며 상기 제 2광 투과율과 제 1위상 지연을 가지는 위상 반전 영역을 포함하여 이루어진 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.The light transmissive substrate between the bit line pad and the thin line pattern, and between the bit line pad and the thin line pattern is etched to a predetermined depth and comprises a phase inversion region having the second light transmittance and a first phase delay. A bit line sense amplifier area photo mask, characterized in that. 제 1항에 있어서, 상기 제 1광 투과율은 6%이며 제 2광 투과율은 100%인 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.The bit line sense amplifier region photo mask of claim 1, wherein the first light transmittance is 6% and the second light transmittance is 100%. 제 1항에 있어서, 상기 제 1광 투과율은 0%이며 제 2광 투과율은 100%인 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.2. The bit line sense amplifier area photo mask of claim 1, wherein the first light transmittance is 0% and the second light transmittance is 100%. 제 1항에 있어서, 상기 제 1위상은 180°이며 제 2위상은 0°인 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.2. The bit line sense amplifier area photo mask of claim 1, wherein the first phase is 180 degrees and the second phase is 0 degrees. 제 1항에 있어서, 상기 제 1위상은 0°이며 제 2위상은 180°인 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.2. The bit line sense amplifier area photo mask of claim 1, wherein the first phase is 0 degrees and the second phase is 180 degrees. 제 1항에 있어서, 상기 제 1위상은 90°이며 제 2위상은 270°인 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.2. The bit line sense amplifier area photo mask of claim 1, wherein the first phase is 90 degrees and the second phase is 270 degrees. 제 1항에 있어서, 상기 제 1위상은 90°이며 제 2위상도 90°인 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.2. The bit line sense amplifier area photo mask of claim 1, wherein the first phase is 90 degrees and the second phase is 90 degrees. 제 1항에 있어서, 상기 패드와 라인 사이에 존재하는 스페이싱 패턴은 100% 투과율과 270°의 위상을 갖는 것을 특징으로 하는 비트 라인 센스 앰프 영역 포토 마스크.The bit line sense amplifier region photo mask of claim 1, wherein the spacing pattern existing between the pad and the line has a 100% transmittance and a phase of 270 °.
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KR100935734B1 (en) * 2008-07-08 2010-01-08 주식회사 하이닉스반도체 Method for forming mixed patterns of lines and pads by using spacer patterning process

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