KR20060077691A - Gate structure of semiconductor device and forming method thereof - Google Patents

Gate structure of semiconductor device and forming method thereof Download PDF

Info

Publication number
KR20060077691A
KR20060077691A KR1020040117209A KR20040117209A KR20060077691A KR 20060077691 A KR20060077691 A KR 20060077691A KR 1020040117209 A KR1020040117209 A KR 1020040117209A KR 20040117209 A KR20040117209 A KR 20040117209A KR 20060077691 A KR20060077691 A KR 20060077691A
Authority
KR
South Korea
Prior art keywords
gate
gate electrode
semiconductor substrate
forming
region
Prior art date
Application number
KR1020040117209A
Other languages
Korean (ko)
Other versions
KR100735627B1 (en
Inventor
정연우
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040117209A priority Critical patent/KR100735627B1/en
Publication of KR20060077691A publication Critical patent/KR20060077691A/en
Application granted granted Critical
Publication of KR100735627B1 publication Critical patent/KR100735627B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Abstract

본 발명은 반도체 소자의 게이트 구조 및 그 형성 방법에 관한 것으로, 게이트가 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선할 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate structure of a semiconductor device and a method of forming the same. A diffusion barrier region is formed in a lower portion of a semiconductor substrate on which a gate is formed to control threshold voltages and well concentrations, and to prevent junction diffusion and punch-through. It is a technology that can improve channel and hot carrier characteristics.

Description

반도체 소자의 게이트 구조 및 그 형성 방법{GATE STRUCTURE OF SEMICONDUCTOR DEVICE AND FORMING METHOD THEREOF}GATE STRUCTURE OF SEMICONDUCTOR DEVICE AND FORMING METHOD THEREOF

도 1a 내지 1d는 종래 기술로 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들.1A to 1D are cross-sectional views illustrating a gate forming method of a semiconductor device according to the prior art.

도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들.2A through 2H are cross-sectional views illustrating a gate forming method of a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체 소자의 게이트 구조 및 그 형성 방법에 관한 것으로, 특히 게이트가 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선할 수 있는 반도체 소자의 게이트 구조 및 그 형성 방법에 관한 것이다.The present invention relates to a gate structure of a semiconductor device and a method of forming the same. In particular, the diffusion prevention region is formed in the lower portion of the semiconductor substrate on which the gate is formed to adjust the threshold voltage and well concentration, to prevent junction diffusion and punch-through, A gate structure of a semiconductor device capable of improving short channel and hot carrier characteristics, and a method of forming the same.

도 1a 내지 1d는 종래 기술로 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a gate forming method of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상부에 게이트 산화막(20), 게이트 폴리 실리콘층(30), 게이트 금속층(40) 및 하드 마스크 산화막(50)을 증착한다. 이후, 하드 마스크 산화막(50) 상부에 감광막(미도시)을 도포하고, 게이트 마스크(미도시)를 이용하여 노광 및 현상하여 게이트 전극을 정의하는 감광막 패턴(60)을 형성한다.Referring to FIG. 1A, a gate oxide film 20, a gate polysilicon layer 30, a gate metal layer 40, and a hard mask oxide film 50 are deposited on the semiconductor substrate 10. Subsequently, a photoresist film (not shown) is coated on the hard mask oxide film 50 and exposed and developed using a gate mask (not shown) to form a photoresist pattern 60 defining a gate electrode.

도 1b를 참조하면, 감광막 패턴(60)을 마스크로 하드 마스크 산화막(50), 게이트 금속층(40), 게이트 폴리실리콘층(30) 및 게이트 산화막(30)을 패터닝하여 게이트 전극을 형성한다.Referring to FIG. 1B, a gate electrode is formed by patterning the hard mask oxide film 50, the gate metal layer 40, the gate polysilicon layer 30, and the gate oxide film 30 using the photoresist pattern 60 as a mask.

다음으로, 게이트 전극 양측의 반도체 기판에 제 1 불순물 주입 공정(80)을 수행하여 라이트 이온 주입(LDD) 영역(85)을 형성한다.Next, the first impurity implantation process 80 is performed on the semiconductor substrates at both sides of the gate electrode to form the light ion implantation (LDD) region 85.

도 1c 및 1d를 참조하면, 게이트 전극의 측벽에 게이트 스페이서(70)를 형성한다. 이후, 게이트 스페이서(70) 양측의 반도체 기판에 제 2 불순물 주입 공정(90)을 수행하여 해비 이온 주입 영역(95)을 형성한다.1C and 1D, a gate spacer 70 is formed on sidewalls of the gate electrode. Subsequently, the second impurity implantation process 90 is performed on the semiconductor substrates at both sides of the gate spacer 70 to form the fertilizer ion implantation region 95.

그러나, 반도체 소자의 디자인 룰이 축소됨에 따라 채널길이의 단축에 따른 숏채널 효과, punch-through, TDDB( Time Dependent Dielectric Breakdown ), 핫캐리어 등의 문제점이 있고, 게이트 패턴 형성이 어려워지며, 이로 인한 포토장비의 투자가 선행되어야 하고, 공정상에서 미세패턴을 형성하여 소자를 만들어도 기판하부에 형성된 도핑 지역에 대한 열 공정으로 확산에 의해 소자의 고유특성이 변형됨으로써 소자의 신뢰성은 물론 제품 전체의 신뢰성에 치명적인 영향을 미치는 문제점이 있다.However, as the design rules of semiconductor devices are reduced, there are problems such as short channel effects, punch-through, time dependent dielectric breakdown (TDDB), and hot carrier due to shortening of channel lengths, which makes it difficult to form gate patterns. The investment of photo equipment should be preceded, and even if a device is formed by forming a micro pattern in the process, the unique characteristics of the device are modified by diffusion through the thermal process for the doped region formed under the substrate. There is a problem that has a fatal effect on.

상기와 같은 문제점을 해결하기 위하여, 본 발명은 게이트가 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선할 수 있는 반도체 소자의 게이트 구조 및 그 형성 방법을 제공함에 있다. In order to solve the above problems, the present invention forms a diffusion barrier region in the lower portion of the semiconductor substrate with a gate to adjust the threshold voltage and well concentration, prevent junction diffusion and punch-through, short channel and hot carrier The present invention provides a gate structure of a semiconductor device capable of improving characteristics and a method of forming the same.

상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 게이트 구조 형성 방법은,In order to achieve the above object, a method of forming a gate structure of a semiconductor device according to the present invention,

(a) 반도체 기판 상에 게이트 산화막 및 제 1 절연막의 적층구조를 형성하고 상기 적층구조를 패터닝하여 희생 게이트 전극 및 게이트 산화막 패턴을 형성하는 단계;(a) forming a stacked structure of a gate oxide film and a first insulating film on a semiconductor substrate and patterning the stacked structure to form a sacrificial gate electrode and a gate oxide pattern;

(b) 상기 희생 게이트 전극 양측의 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계;(b) forming an LDD region by implanting impurities into semiconductor substrates on both sides of the sacrificial gate electrode;

(c) 상기 희생 게이트 전극의 측벽에 게이트 스페이서를 형성한 후 상기 게이트 스페이서 양측의 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;(c) forming gate spacers on sidewalls of the sacrificial gate electrode and implanting impurities into semiconductor substrates on both sides of the gate spacers to form source / drain regions;

(d) 전체 표면 상부에 제 2 절연막을 증착하고 평탄화 식각하여 상기 희생 게이트 전극을 노출시키는 단계;(d) depositing a second insulating film over the entire surface and planarizing etching to expose the sacrificial gate electrode;

(e) 상기 희생 게이트 전극을 제거하는 단계;(e) removing the sacrificial gate electrode;

(f) 상기 희생 게이트 전극이 제거되어 형성된 공간을 통하여 불순물을 주입하여 반도체 기판에 확산방지영역을 형성하는 단계; 및(f) implanting impurities through a space formed by removing the sacrificial gate electrode to form a diffusion barrier region in the semiconductor substrate; And

(g) 상기 희생 게이트 전극이 제거되어 형성된 공간에 게이트용 도전층을 매립하고 상기 제 2 절연막을 제거하여 게이트를 형성하는 단계(g) embedding a conductive layer for the gate in a space formed by removing the sacrificial gate electrode and removing the second insulating layer to form a gate;

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 구조는,In addition, the gate structure of the semiconductor device according to the present invention for achieving the above object,

게이트 전극 하부의 반도체 기판 상에 확산방지영역을 포함하는 것을 특징으로 한다.And a diffusion barrier region on the semiconductor substrate under the gate electrode.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들이다.2A through 2H are cross-sectional views illustrating a gate forming method of a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(110) 상부에 게이트 산화막(120) 및 제 1 절연막(125)의 적층구조를 형성한다. 이후, 제 1 절연막(125) 상부에 감광막(미도시)을 도포하고, 게이트 마스크(미도시)를 이용하여 노광 및 현상하여 게이트 전극을 정의하는 감광막 패턴(160)을 형성한다. 여기서, 제 1 절연막(125)은 폴리실리콘층 또는 산화막인 것이 바람직하다.Referring to FIG. 2A, a stacked structure of the gate oxide layer 120 and the first insulating layer 125 is formed on the semiconductor substrate 110. Subsequently, a photoresist layer (not shown) is coated on the first insulating layer 125 and exposed and developed using a gate mask (not shown) to form a photoresist pattern 160 defining a gate electrode. Here, the first insulating film 125 is preferably a polysilicon layer or an oxide film.

도 2b를 참조하면, 감광막 패턴(160)을 마스크로 게이트 산화막(120) 및 제 1 절연막(125)의 적층구조를 패터닝하여 게이트 산화막 패턴(120a) 및 희생 게이트 전극(125a)을 형성한다. 이후, 감광막 패턴(160)을 제거한 후 불순물 주입 공정(180)을 수행하여 희생 게이트 전극(125a) 양측의 반도체 기판에 LLD 영역(185)을 형성한다.Referring to FIG. 2B, the stacked structure of the gate oxide layer 120 and the first insulating layer 125 is patterned using the photoresist pattern 160 as a mask to form the gate oxide layer pattern 120a and the sacrificial gate electrode 125a. Thereafter, after removing the photoresist pattern 160, an impurity implantation process 180 is performed to form the LLD region 185 on the semiconductor substrates on both sides of the sacrificial gate electrode 125a.

도 2c를 참조하면, 희생 게이트 전극(125a) 측벽에 게이트 스페이서(170)를 형성한다. 이후, 불순물 주입 공정(190)을 수행하여 게이트 스페이서(170) 양측의 반도체 기판에 소스/드레인 영역(195)을 형성한다.Referring to FIG. 2C, a gate spacer 170 is formed on sidewalls of the sacrificial gate electrode 125a. Thereafter, an impurity implantation process 190 is performed to form source / drain regions 195 on the semiconductor substrates on both sides of the gate spacer 170.

도 2d를 참조하면, 전체 표면 상부에 제 2 절연막(200)을 증착하고 평탄화 식각하여 희생 게이트 전극(125a)을 노출시킨다. 여기서, 제 2 절연막(200)의 평탄화 식각공정은 에치백 또는 CMP 공정으로 수행될 수 있다.Referring to FIG. 2D, the sacrificial gate electrode 125a is exposed by depositing and planarizing etching the second insulating layer 200 over the entire surface. Here, the planarization etching process of the second insulating layer 200 may be performed by an etch back or a CMP process.

도 2e를 참조하면, 노출된 희생 게이트 전극(125a)을 제거한다.Referring to FIG. 2E, the exposed sacrificial gate electrode 125a is removed.

도 2f 및 2g를 참조하면, 희생 게이트 전극(125a)이 제거되어 형성된 공간을 통하여 불순물을 주입하는 공정(210)을 수행하여 반도체 기판에 확산방지영역(215)을 형성한다. 여기서, 확산방지영역(215)은 경사이온 주입 공정으로 LDD 영역 하부의 반도체 기판에 형성될 수 있다. 또한, 확산방지영역(215)은 기판에 수직한 이온 주입 공정으로 게이트 산화막 패턴(120a) 하부의 반도체 기판에 형성될 수 있다.2F and 2G, a diffusion preventing region 215 is formed in a semiconductor substrate by performing a process 210 of injecting impurities through a space in which the sacrificial gate electrode 125a is removed. Here, the diffusion barrier region 215 may be formed on the semiconductor substrate under the LDD region by a gradient ion implantation process. In addition, the diffusion barrier region 215 may be formed on the semiconductor substrate under the gate oxide pattern 120a by an ion implantation process perpendicular to the substrate.

한편, 확산방지영역(215)은 게이트 채널의 문턱전압을 조절하고, 웰 농도 조절하기 위해서 사용된다. 또한, 확산방지영역(215)은 접합부의 불순물의 확산을 방지하고, punch-through 방지용으로 사용된다.Meanwhile, the diffusion barrier region 215 is used to adjust the threshold voltage of the gate channel and to adjust the well concentration. In addition, the diffusion preventing region 215 prevents the diffusion of impurities in the junction and is used for punch-through prevention.

도 2h를 참조하면, 희생 게이트 전극(125a)이 제거되어 형성된 공간에 게이트용 도전층(220)을 매립하고 제 2 절연막(200)을 제거하여 게이트를 형성한다.Referring to FIG. 2H, a gate conductive layer 220 is embedded in a space formed by removing the sacrificial gate electrode 125a and the second insulating layer 200 is removed to form a gate.

본 발명에 따른 반도체 소자의 게이트 구조 및 그 형성 방법은 게이트 전극 이 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선한다. 따라서, 반도체 소자 및 제품의 안정성을 확보할 수 있는 효과가 있다.The gate structure of the semiconductor device and the method of forming the same according to the present invention form a diffusion prevention region under the semiconductor substrate on which the gate electrode is formed to adjust the threshold voltage and well concentration, prevent junction diffusion and punch-through, and short channel. And improve hot carrier characteristics. Therefore, there is an effect that can ensure the stability of the semiconductor device and the product.

Claims (6)

(a) 반도체 기판 상에 게이트 산화막 및 제 1 절연막의 적층구조를 형성하고 상기 적층구조를 패터닝하여 희생 게이트 전극 및 게이트 산화막 패턴을 형성하는 단계;(a) forming a stacked structure of a gate oxide film and a first insulating film on a semiconductor substrate and patterning the stacked structure to form a sacrificial gate electrode and a gate oxide pattern; (b) 상기 희생 게이트 전극 양측의 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계;(b) forming an LDD region by implanting impurities into semiconductor substrates on both sides of the sacrificial gate electrode; (c) 상기 희생 게이트 전극의 측벽에 게이트 스페이서를 형성한 후 상기 게이트 스페이서 양측의 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;(c) forming gate spacers on sidewalls of the sacrificial gate electrode and implanting impurities into semiconductor substrates on both sides of the gate spacers to form source / drain regions; (d) 전체 표면 상부에 제 2 절연막을 증착하고 평탄화 식각하여 상기 희생 게이트 전극을 노출시키는 단계;(d) depositing a second insulating film over the entire surface and planarizing etching to expose the sacrificial gate electrode; (e) 상기 희생 게이트 전극을 제거하는 단계;(e) removing the sacrificial gate electrode; (f) 상기 희생 게이트 전극이 제거되어 형성된 공간을 통하여 불순물을 주입하여 반도체 기판에 확산방지영역을 형성하는 단계; 및(f) implanting impurities through a space formed by removing the sacrificial gate electrode to form a diffusion barrier region in the semiconductor substrate; And (g) 상기 희생 게이트 전극이 제거되어 형성된 공간에 게이트용 도전층을 매립하고 상기 제 2 절연막을 제거하여 게이트를 형성하는 단계(g) embedding a conductive layer for the gate in a space formed by removing the sacrificial gate electrode and removing the second insulating layer to form a gate; 를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.Gate forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 폴리실리콘층 및 산화막 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.And the first insulating film is one selected from a polysilicon layer and an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 (d) 단계의 제 2 절연막의 평탄화 식각공정은 CMP 공정 및 에치백 공정 중 선택된 어느 하나로 수행되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.The planarization etching process of the second insulating film of step (d) is performed by any one selected from a CMP process and an etch back process. 제 1 항에 있어서,The method of claim 1, 상기 (f) 단계의 불순물 주입 공정은 경사이온 주입 공정이며, 상기 확산방지영역은 LDD 영역 하부의 반도체 기판에 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.The impurity implantation process of step (f) is a gradient ion implantation process, the diffusion preventing region is formed on the semiconductor substrate below the LDD region. 제 1 항에 있어서,The method of claim 1, 상기 (f) 단계의 불순물 주입 공정은 반도체 기판에 수직한 이온 주입 공정이며, 상기 확산방지영역은 상기 게이트 산화막 패턴 하부의 반도체 기판에 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.The impurity implantation process of step (f) is an ion implantation process perpendicular to the semiconductor substrate, and the diffusion preventing region is formed in the semiconductor substrate under the gate oxide layer pattern. 제 1 항의 방법으로 형성한 게이트 전극 하부의 반도체 기판 상에 확산방지영역을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 구조.A gate structure of a semiconductor device, comprising a diffusion barrier region on a semiconductor substrate under the gate electrode formed by the method of claim 1.
KR1020040117209A 2004-12-30 2004-12-30 Gate structure of semiconductor device and forming method thereof KR100735627B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117209A KR100735627B1 (en) 2004-12-30 2004-12-30 Gate structure of semiconductor device and forming method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117209A KR100735627B1 (en) 2004-12-30 2004-12-30 Gate structure of semiconductor device and forming method thereof

Publications (2)

Publication Number Publication Date
KR20060077691A true KR20060077691A (en) 2006-07-05
KR100735627B1 KR100735627B1 (en) 2007-07-04

Family

ID=37169718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117209A KR100735627B1 (en) 2004-12-30 2004-12-30 Gate structure of semiconductor device and forming method thereof

Country Status (1)

Country Link
KR (1) KR100735627B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843212B1 (en) * 2006-11-29 2008-07-02 삼성전자주식회사 Semiconductor device with diffusion barrier region and Method for fabricating the same
CN111128738A (en) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 Semiconductor device and method of forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077661A (en) * 1998-08-31 2000-03-14 Nec Corp Manufacture of semiconductor device
KR100320436B1 (en) * 1999-12-03 2002-01-16 박종섭 Method for manufacturing mosfet
JP5524010B2 (en) * 2010-09-30 2014-06-18 三菱重工業株式会社 Variable capacity turbine

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843212B1 (en) * 2006-11-29 2008-07-02 삼성전자주식회사 Semiconductor device with diffusion barrier region and Method for fabricating the same
CN111128738A (en) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 Semiconductor device and method of forming the same
KR20200050414A (en) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Reduce well dopant loss in finfets through co-implantation
US10930507B2 (en) 2018-10-31 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Reduce well dopant loss in FinFETs through co-implantation
US11348792B2 (en) 2018-10-31 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Reduce well dopant loss in FinFETs through co-implantation
CN111128738B (en) * 2018-10-31 2023-04-25 台湾积体电路制造股份有限公司 Semiconductor device and method of forming the same

Also Published As

Publication number Publication date
KR100735627B1 (en) 2007-07-04

Similar Documents

Publication Publication Date Title
KR100735627B1 (en) Gate structure of semiconductor device and forming method thereof
KR100873356B1 (en) Method for forming the high voltage transistor
US7575989B2 (en) Method of manufacturing a transistor of a semiconductor device
KR20000061842A (en) Manufacturing method for mos transistor
KR100470721B1 (en) Method for forming pattern having region being recessed
KR100641922B1 (en) Semiconductor device and method for manufacturing the same
KR100929422B1 (en) Manufacturing method of semiconductor device
KR101128904B1 (en) Method for Fabricating Transistor of Semiconductor Device
KR100905165B1 (en) A method for forming a transistor of a semiconductor device
KR20070069951A (en) Method for manufacturing a high voltage bicmos device
KR100937650B1 (en) Method for manufacturing a transistor in a semiconductor device
KR100972929B1 (en) Method for fabricating of semiconductor device
KR101038310B1 (en) Method for forming gate spacer of semiconductor device
KR100866113B1 (en) Method for forming gate in semiconductor device
KR100379521B1 (en) Method for Fabricating of Semiconductor Device
KR100223920B1 (en) Method of manufacturing semiconductor device
KR100595861B1 (en) Method for fabricating semiconductor device
KR101004813B1 (en) Method for manufacturing Transistor
KR100414231B1 (en) Method of fabricating semiconductor device
KR100356480B1 (en) Method of manufacturing a flash memory cell
KR100349348B1 (en) Method of etching a silicon layer
KR100743629B1 (en) Method of manufacturing semiconductor device
KR100280534B1 (en) MOS transistor manufacturing method
KR20040025949A (en) Method for forming gate of semiconductor element
KR19990004401A (en) Method of manufacturing transistor of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 13