KR20060077649A - Method for fabricating nor type flash memory device - Google Patents

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Abstract

NOR형 플래쉬 메모리 소자의 제조 방법을 제공한다. 본 발명은 실리콘 기판 상에 터널 산화막, 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성된 스택 게이트를 형성한 후, 소오스 영역의 트랜치 산화막을 선택적으로 제거한다. 이어서, 상기 소오스 영역에 소오스 저항을 확보하기 위하여 소오스 이온주입을 실시하여 상기 터널 산화막이나 층간 절연막의 일측벽이 손상 받는다. 상기 터널 산화막이나 층간 절연막의 일측벽에 손상 받은 부분을 제거하여 리세스를 형성한다. 상기 터널 산화막 및 층간 절연막의 리세스 부분을 산화시켜 순수 산화막을 형성한다. 이상과 같이, 본 발명은 소오스 이온 주입시 손상 받은 소오스 영역의 터널 산화막이나 층간 절연막 부분을 습식식각으로 제거한 후 다시 순수 산화막을 형성함으로써 소자의 유지 특성을 향상시킬 수 있다.A method of manufacturing a NOR flash memory device is provided. The present invention forms a stack gate composed of a tunnel oxide film, a floating gate, an interlayer insulating film, and a control gate on a silicon substrate, and then selectively removes the trench oxide film of the source region. Subsequently, source ion implantation is performed to secure source resistance in the source region, thereby damaging one side wall of the tunnel oxide film or the interlayer insulating film. The damaged portion is removed from one side wall of the tunnel oxide film or the interlayer insulating film to form a recess. The recessed portions of the tunnel oxide film and the interlayer insulating film are oxidized to form a pure oxide film. As described above, the present invention can improve the retention characteristics of the device by wet etching the tunnel oxide film or the interlayer insulating film portion of the source region that is damaged during the source ion implantation, and forming a pure oxide film again.

소오스 이온 주입, 습식 식각, 플래쉬 메모리 Source ion implantation, wet etching, flash memory

Description

ＮＯＲ형 플래쉬 메모리 소자의 제조 방법{Method for fabricating NOR type flash memory device} Method for manufacturing NOR flash memory device {Method for fabricating NOR type flash memory device}

도 1 내지 도 4는 본 발명의 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 워드 라인 단면도들이고,1 to 4 are word line cross-sectional views illustrating a method of manufacturing a NOR flash memory device of the present invention.

도 5 내지 도 8은 본 발명의 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 비트 라인 단면도들이다. 5 through 8 are bit line cross-sectional views illustrating a method of manufacturing a NOR flash memory device of the present invention.

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 NOR형 플래쉬 메모리 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a NOR type flash memory device.

일반적으로, 스택 게이트를 갖는 NOR형 플래쉬 메모리 소자는 공통 소스(Common Source) 방식을 사용하고 있다. 0.25㎛ 혹은 0.18㎛ 이하의 디자인 룰을 갖는 반도체 소자는 소자 분리(Isolation) 기술로 얕은 트랜치 소자 분리(STI, Shallow Trench Isolation)를 사용한다. 그리고, NOR형 플래쉬 메모리 소자는 0.35㎛ 이하의 디자인 룰에서 셀프 얼라인 소오스(SAS, Self Aligned Source) 기술로 셀 크기를 급격하게 줄이고(Shrink) 있는 실정이다.In general, a NOR type flash memory device having a stack gate uses a common source method. A semiconductor device having a design rule of 0.25 μm or 0.18 μm or less uses shallow trench isolation (STI) as the device isolation technique. In addition, NOR-type flash memory devices are rapidly shrinking cell sizes using a self aligned source (SAS) technology in a design rule of 0.35 μm or less.

이와 같은 얕은 트랜치 소자 분리 및 셀프 얼라인 소오스 기술을 사용하면 셀 크기는 축소되고 이에 따라 칩 크기도 줄일 수 있지만, 플래쉬 메모리 소자에서 가장 중요하게 생각하고 있는 10년 이상의 유지 시간(Retention 시간)을 갖기가 매우 어려워지고 있다. This shallow trench isolation and self-align source technology can reduce cell size and thus chip size, but with more than a decade of retention time, which is most important for flash memory devices. Is getting very difficult.

한편, LOCOS(Local oxidation of silicon, 실리콘의 국부 산화) 소자 분리 및 SAS 기술을 적용할 경우 셀당 소오스 저항이 200∼300옴(Ohm)인데 반해, 얕은 트랜치 소자 분리(STI) 및 셀프 얼라인 소오스 기술을 적용하면 셀당 소오스 저항이 약 1000옴 정도로 높아지게 된다. 이와 같은 소오스 저항의 증가는 칩 면적에 영향을 주고 있으며 이러한 소오스 저항을 줄이기 위하여 불순물을 과도하게 사용해야 한다. On the other hand, when using LOCOS (local oxidation of silicon) isolation and SAS technology, the source resistance per cell is 200-300 ohm (Ohm), whereas shallow trench isolation (STI) and self-aligned source technology Applying this increases the source resistance per cell to about 1000 ohms. This increase in source resistance affects the chip area and excessive impurities must be used to reduce the source resistance.

특히, 플래쉬 메모리 소자의 셀을 줄이기(Shrink) 위해 적용된 얕은 트랜치 분리 기술과 SAS 기술을 동시에 적용할 경우 산화막 식각 및 고도즈의 이온주입을 사용하면서 스택 게이트를 구성하는 터널 산화막이나 ONO 층간 절연막이 손상(damage)을 받게 된다. 이렇게 손상 받은 터널 산화막이나 ONO 층간 절연막은 후속의 열 공정을 진행하여도 초기의 터널 산화막 및 ONO 절연막과 같은 동일한 특성을 가질 수 없으므로 강한 전계(Field)를 사용하는 플래쉬 메모리 소자의 경우에는 쉽게 노화되어 앞서 설명한 바와 같은 유지 시간을 얻을 수 없다. In particular, when the shallow trench isolation technology and SAS technology are applied simultaneously to reduce the cells of the flash memory device, the tunnel oxide film or the ONO interlayer insulating film constituting the stack gate are damaged while using oxide etching and high ion implantation. you get a damage. The damaged tunnel oxide film or the ONO interlayer insulating film cannot have the same characteristics as the initial tunnel oxide film and the ONO insulating film even after the subsequent thermal process, and thus the flash memory device using the strong field is easily aged. The holding time as described above cannot be obtained.

따라서, 본 발명이 이루고자 하는 기술적 과제는 얕은 트랜치 분리 기술과 셀프 얼라인 소오스 기술 채용으로 인한 터널 산화막이나 ONO 층간 절연막의 손상 을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a method of manufacturing a flash memory device capable of preventing damage to a tunnel oxide film or an ONO interlayer insulating film due to a shallow trench isolation technology and a self-aligned source technology.

상기 기술적 과제를 달성하기 위하여, 본 발명의 플래쉬 메모리 소자의 제조 방법은 실리콘 기판 상에 터널 산화막, 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성된 스택 게이트를 형성한 후, 소오스 영역의 트랜치 산화막을 선택적으로 제거한다. In order to achieve the above technical problem, in the method of manufacturing a flash memory device of the present invention, after forming a stack gate including a tunnel oxide film, a floating gate, an interlayer insulating film, and a control gate on a silicon substrate, the trench oxide film in the source region is selectively Remove

이어서, 상기 소오스 영역에 소오스 저항을 확보하기 위하여 소오스 이온주입을 실시한다. 이때, 상기 터널 산화막이나 층간 절연막의 일측벽이 손상 받는다. 상기 터널 산화막이나 층간 절연막의 일측벽에 손상 받은 부분을 제거하여 리세스를 형성한다. 상기 터널 산화막 및 층간 절연막의 리세스 부분을 산화시켜 순수 산화막을 형성한다. Subsequently, source ion implantation is performed to ensure source resistance in the source region. At this time, one side wall of the tunnel oxide film or the interlayer insulating film is damaged. The damaged portion is removed from one side wall of the tunnel oxide film or the interlayer insulating film to form a recess. The recessed portions of the tunnel oxide film and the interlayer insulating film are oxidized to form a pure oxide film.

상기 소오스 영역은 상기 스택 게이트 사이 및 트랜치 산화막이 제거된 부분일 수 있다. 상기 터널 산화막이나 층간 절연막의 손상 부분은 BOE(buffered oxide etchant)나 DHF(diluted HF) 용액을 이용하여 제거할 수 있다. 상기 터널 산화막이나 층간 절연막의 손상 부분은 상기 순수 산화막을 형성하기 전에 수행하는 세정 공정시 제거할 수 있다. The source region may be a portion between the stack gate and the trench oxide layer is removed. Damaged portions of the tunnel oxide layer or the interlayer insulating layer may be removed using a buffered oxide etchant (BOE) or a diluted HF (DHF) solution. Damaged portions of the tunnel oxide film or the interlayer insulating film may be removed during the cleaning process performed before the pure oxide film is formed.

상기 순수 산화막은 노에서 800∼900℃의 온도, 산소 가스, 또는 산소 및 질소의 혼합 가스 분위기의 형성할 수 있다. 상기 순수 산화막은 급속 열 산화(rapid thermal oxidation) 장비를 이용하여 형성할 수 있다.The pure oxide film may be formed in a furnace at a temperature of 800 to 900 ° C., oxygen gas, or a mixed gas atmosphere of oxygen and nitrogen. The pure oxide film may be formed using rapid thermal oxidation equipment.

상술한 바와 같이 본 발명의 플래쉬 메모리 소자의 제조 방법은 소오스 이온 주입시 손상 받은 소오스 영역의 터널 산화막이나 층간 절연막 부분을 습식식각으로 제거한 후 다시 순수 산화막을 형성함으로써 소자의 유지 특성을 향상시킬 수 있다.As described above, the method of manufacturing the flash memory device of the present invention can improve the retention characteristics of the device by wet etching the tunnel oxide film or the interlayer insulating film portion of the damaged source region by wet etching after the source ion implantation. .

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 4는 본 발명의 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 워드 라인 단면도들이고, 도 5 내지 도 8은 본 발명의 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 비트 라인 단면도들이다. 1 through 4 are word line cross-sectional views illustrating a method of manufacturing a NOR flash memory device of the present invention, and FIGS. 5 through 8 are bit line cross-sectional views illustrating a method of manufacturing a NOR flash memory device of the present invention. admit.

도 1 및 도 5를 참조하면, 실리콘 기판(100) 상에 터널 산화막(102), 플로팅 게이트(104), 층간 절연막(106) 및 컨트롤 게이트(108)로 구성된 스택 게이트(110)를 형성한다. 상기 층간 절연막(106)은 ONO막으로 형성한다. 도 5에 도시한 비트 라인 단면도에는 실리콘 기판(100)에 트랜치 산화막(101)이 형성된 상태이다.1 and 5, a stack gate 110 including a tunnel oxide layer 102, a floating gate 104, an interlayer insulating layer 106, and a control gate 108 is formed on the silicon substrate 100. The interlayer insulating film 106 is formed of an ONO film. In the bit line cross-sectional view shown in FIG. 5, the trench oxide film 101 is formed on the silicon substrate 100.

도 2 및 도 6을 참조하면, 도 6에 도시한 바와 같이 셀프 얼라인 소오스 마스크 패턴(112)을 이용하여 소오스 영역의 트랜치 산화막(101)을 선택적으로 제거하여 트랜치(113)를 노출시킨다. 이어서, 상기 셀프 얼라인 소오스 마스크 패턴(112)을 마스크로 하여 스택 게이트(110) 사이 및 트랜치 산화막(101)이 제거된 부분의 소오스 영역에 소오스 저항을 확보하기 위하여 소오스 이온주입, 즉 N+ 이온주입을 실시한다.2 and 6, the trench 113 is selectively exposed by selectively removing the trench oxide layer 101 in the source region using the self-aligned source mask pattern 112 as shown in FIG. 6. Subsequently, source ion implantation, that is, N + ion implantation, is performed to secure a source resistance between the stack gates 110 and the source region of the portion where the trench oxide film 101 is removed using the self-aligned source mask pattern 112 as a mask. Is carried out.

그런데, 도 2의 참조번호 114로 도시한 바와 같이 상기 트랜치 산화막의 식각시나 소오스 이온 주입시 상기 스택 게이트를 구성하고 있는 터널 산화막(102)나 층간 절연막(106)이 손상을 받게 된다. 상기 터널 산화막이나 층간 절연막은 약 10 ∼200Å 정도의 두께로 손상을 받는다. 이렇게 손상 받은 터널 산화막이나 층간 절연막은 소자의 유지(retention) 특성을 취약하게 한다.However, as shown by reference numeral 114 of FIG. 2, the tunnel oxide layer 102 or the interlayer insulating layer 106 constituting the stack gate are damaged when the trench oxide layer is etched or when source ions are implanted. The tunnel oxide film and the interlayer insulating film are damaged to a thickness of about 10 to 200 kPa. The damaged tunnel oxide film or interlayer insulating film weakens the retention characteristics of the device.

도 3 및 도 7을 참조하면, 앞서 소오스 이온 주입에 의하여 손상 받은 터널 산화막(102)이나 층간 절연막(106)을 제거하기 위하여 습식 식각 공정을 진행한다. 상기 습식 식각시 습식 식각 용액은 BOE(buffered oxide etchant)나 DHF(diluted HF)를 이용한다. 이렇게 되면, 터널 산화막(102)의 일측벽 및 층간 절연막(106)의 일측벽에 10∼200Å 정도의 깊이로 리세스(116)가 형성된다. 3 and 7, a wet etching process is performed to remove the tunnel oxide film 102 or the interlayer insulating film 106 damaged by the source ion implantation. In the wet etching, the wet etching solution uses buffered oxide etchant (BOE) or diluted HF (DHF). In this case, the recesses 116 are formed on one side wall of the tunnel oxide film 102 and one side wall of the interlayer insulating film 106 at a depth of about 10 to 200 占 퐉.

본 실시예에서는 상기 손상 받은 터널 산화막(102)이나 층간 절연막(106)을 습식 식각 용액으로 제거하는 것으로 설명하였으나, 후속의 스택 게이트(110)의 측벽에 순수 산화막을 형성하기 전에 수행하는 세정공정시 제거할 수도 있다. In this embodiment, the damaged tunnel oxide layer 102 or the interlayer dielectric layer 106 is removed by a wet etching solution, but the cleaning process is performed before the pure oxide layer is formed on the sidewall of the subsequent stack gate 110. You can also remove it.

도 4 및 도 8을 참조하면, 상기 리세스된 터널 산화막(102) 및 층간 절연막(108)을 포함하는 스택 게이트(110)가 형성된 실리콘 기판(100)을 산화시킨다. 이렇게 되면, 상기 스택 게이트(110)를 둘러싸는 순수 산화막(118)이 형성된다. 4 and 8, the silicon substrate 100 on which the stack gate 110 including the recessed tunnel oxide layer 102 and the interlayer insulating layer 108 is formed is oxidized. In this case, a pure oxide film 118 surrounding the stack gate 110 is formed.

상기 순수 산화막(118)은 10∼200Å 정도의 깊이로 리세스된 터널 산화막(102) 및 층간 절연막(106)의 일측벽에 10∼200Å의 두께, 바람직하게는 30∼100Å의 두께로 성장되어 초기에 형성한 터널 산화막이나 층간 절연막과 동일한 특성을 갖는다. 다시 말해, 상기 리세스된 터널 산화막(102) 및 층간 절연막(106)의 리세스(116) 부분은 손상이 회복되어 소자의 유지(retention) 특성을 향상시킬 수 있다. The pure oxide film 118 is grown to a thickness of 10 to 200 Å, preferably 30 to 100 30 on one side wall of the tunnel oxide film 102 and the interlayer insulating film 106 recessed to a depth of about 10 to 200 Å. It has the same characteristics as the tunnel oxide film and the interlayer insulating film formed thereon. In other words, the recessed tunnel oxide film 102 and the recess 116 portions of the interlayer insulating film 106 may be damaged to improve retention characteristics of the device.

상기 순수 산화막(118)은 노에서 800∼900℃의 온도와, 산소 가스 또는 산소 및 질소의 혼합 가스 분위기의 형성한다. 또는, 상기 순수 산화막(118)은 노가 아닌 급속 열 산화(rapid thermal oxidation) 장비를 이용하여 형성할 수 도 있다. 이후에는 통상적인 접합, 제2 층간 절연막 형성, 금속 콘택 형성을 통하여 플래쉬 메모리 소자를 완성한다. The pure oxide film 118 is formed in a furnace at a temperature of 800 to 900 ° C. and an oxygen gas or a mixed gas atmosphere of oxygen and nitrogen. Alternatively, the pure oxide film 118 may be formed using rapid thermal oxidation equipment rather than a furnace. After that, the flash memory device is completed through conventional bonding, forming a second interlayer insulating film, and forming a metal contact.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다. On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various modifications can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

상술한 바와 같이 본 발명의 NOR형 플래쉬 메모리 소자의 제조 방법은 소오스 이온 주입시 손상 받은 소오스 영역의 터널 산화막이나 층간 절연막 부분을 습식식각으로 제거한 후 다시 순수 산화막을 형성함으로써 소자의 유지 특성을 향상시킬 수 있다.As described above, the method of manufacturing the NOR-type flash memory device of the present invention improves the retention characteristics of the device by wet etching the tunnel oxide film or the interlayer insulating film portion of the damaged source region by wet etching after the source ion implantation. Can be.

Claims (7)

실리콘 기판 상에 터널 산화막, 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성된 스택 게이트를 형성하는 단계;Forming a stack gate comprising a tunnel oxide film, a floating gate, an interlayer insulating film, and a control gate on the silicon substrate; 소오스 영역의 트랜치 산화막을 선택적으로 제거하는 단계;Selectively removing the trench oxide film in the source region; 상기 소오스 영역에 소오스 저항을 확보하기 위한 소오스 이온주입을 실시하여 상기 터널 산화막이나 층간 절연막의 일측벽을 손상시키는 단계;Performing source ion implantation to secure source resistance in the source region to damage one side wall of the tunnel oxide film or the interlayer insulating film; 상기 터널 산화막이나 층간 절연막의 손상받은 부분을 제거하여 리세스를 형성하는 단계; 및 Removing a damaged portion of the tunnel oxide film or the interlayer insulating film to form a recess; And 상기 터널 산화막 및 층간 절연막의 리세스 부분을 산화시켜 순수 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.And oxidizing the recessed portions of the tunnel oxide film and the interlayer insulating film to form a pure oxide film. 제 1항에 있어서,The method of claim 1, 상기 소오스 영역은 상기 스택 게이트 사이 및 트랜치 산화막이 제거된 부분인 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.And the source region is a portion between the stack gate and the trench oxide layer is removed. 제 1항에 있어서,The method of claim 1, 상기 리세스는 10∼200Å인 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법. And said recess is 10 to 200 microseconds. 제 1항에 있어서,The method of claim 1, 상기 터널 산화막이나 층간 절연막의 손상 부분은 BOE(buffered oxide etchant)나 DHF(diluted HF) 용액을 이용하여 제거하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.The damaged portion of the tunnel oxide film or the interlayer insulating film is removed using a buffered oxide etchant (BOE) or diluted HF (DHF) solution manufacturing method of the NOR type flash memory device. 제 1항에 있어서,The method of claim 1, 상기 터널 산화막이나 층간 절연막의 손상 부분은 상기 순수 산화막을 형성하기 전에 수행하는 세정 공정시 제거하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법. The damaged portion of the tunnel oxide film or the interlayer insulating film is removed during a cleaning process performed before the pure oxide film is formed. 제 1항에 있어서,The method of claim 1, 상기 순수 산화막은 노에서 800∼900℃의 온도, 산소 가스, 또는 산소 및 질소의 혼합 가스 분위기의 형성하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.And the pure oxide film is formed in a furnace at a temperature of 800 to 900 DEG C, an oxygen gas, or a mixed gas atmosphere of oxygen and nitrogen. 제 1항에 있어서,The method of claim 1, 상기 순수 산화막은 급속 열 산화(rapid thermal oxidation) 장비를 이용하여 형성하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.The pure oxide film is a method of manufacturing a NOR flash memory device, characterized in that formed using rapid thermal oxidation (rapid thermal oxidation) equipment.
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