KR20060077082A - Image sensor with shortened optical path and method for fabrication thereof - Google Patents
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Abstract
본 발명은 MOS 이미지센서의 다층 메탈라인 및 그 사이의 절연막을 포함하는 구조적인 문제로 인한 광감도 저하와 불량 픽셀 발생을 줄일 수 있는 광경로가 단축된 CMOS 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 전면에 배치된 포토다이오드; 상기 포토다이오드 상에 제공된 제1절연막; 상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택; 상기 제1절연막 및 상기 기판을 관통하여 상기 기판 배면까지 확장된 제2비아 콘택; 상기 제1절연막 상부에서 상기 포토다이오드와 오버랩되도록 배치된 마이크로렌즈; 상기 기판의 배면에 제공된 제2절연막; 상기 기판 배면에서 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택; 및 상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인을 포함하는 이미지센서를 제공한다.The present invention is to provide a CMOS image sensor with a shortened optical path that can reduce the light sensitivity and the generation of defective pixels due to a structural problem including a multilayer metal line of the MOS image sensor and an insulating film therebetween, and a method of manufacturing the same. To this end, the present invention, a photodiode disposed on the front surface of the substrate; A first insulating film provided on the photodiode; A first via contact connected to the substrate through the first insulating layer; A second via contact extending through the first insulating layer and the substrate to the rear surface of the substrate; A microlens disposed to overlap the photodiode on the first insulating layer; A second insulating film provided on the rear surface of the substrate; A third via contact connected to the second via contact through a second insulating layer on the back surface of the substrate; And a plurality of metal lines stacked on the back surface of the substrate and connected to the via contact.
또한, 본 발명은 상기한 구조의 이미지센서 제조 방법을 제공한다.
In addition, the present invention provides a method for manufacturing the image sensor of the above-described structure.
메탈라인, 이미지센서, 광경로, 비아 콘택, 백 그라인드, CMP.Metal line, image sensor, light path, via contact, back grind, CMP.
Description
도 1은 종래의 이미지센서를 개략적으로 도시한 단면도.1 is a cross-sectional view schematically showing a conventional image sensor.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정을 도시한 단면도.2A to 2E are cross-sectional views illustrating a manufacturing process of a CMOS image sensor according to an exemplary embodiment of the present invention.
도 3은 본 발명의 일실시예에 따른 CMOS 이미지센서를 도시한 단면도.
3 is a cross-sectional view showing a CMOS image sensor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
SUB : 기판 Fox : 필드절연막SUB: Substrate Fox: Field Insulation
PMD1, PMD2 : 메탈라인 형성 전 절연막 M1 ∼ M6 : 메탈라인PMD1, PMD2: insulating film before metal line formation M1-M6: metal line
IMD1 ∼ IMD4 : 메탈라인 간 절연막 PL : 보호막IMD1 to IMD4: Insulation between metal lines PL: Protective film
OCL : 오버코팅 레이어 V1, V2 : 비아 콘택OCL: Overcoat Layers V1, V2: Via Contacts
CFA : 칼라필터 어레이 ML : 마이크로렌즈CFA: Color Filter Array ML: Micro Lens
PSL : 보호막
PSL: Shield
본 발명은 이미지센서에 관한 것으로 특히, 광 경로가 단축된 이미지센서 및 그 제조 방법에 관한 것이다.The present invention relates to an image sensor, and more particularly, to an image sensor having a shortened optical path and a method of manufacturing the same.
CMOS 이미지센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지센서는 기존에 이미지센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다. CMOS image sensors are devices widely used in mobile phones, cameras for personal computers (PCs), and electronic devices. CMOS image sensor is simpler to drive than CCD (Charge Coupled Device) which is used as image sensor, and it is possible to integrate signal processing circuit into one chip so that SOC (System On Chip) is possible. Allows the module to be miniaturized.
또한, 기존에 셋-업(Set-up)된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점을 가지고 있다. In addition, since the conventional set-up CMOS technology can be used interchangeably, it has many advantages, such as lowering the manufacturing cost.
도 1은 RGB 색상이 모두 나타나도록 배열된 CMOS 이미지센서의 단위화소를 나타내는 단면도이다.1 is a cross-sectional view showing unit pixels of a CMOS image sensor arranged so that all RGB colors appear.
도 1을 참조하면, 고농도의 P형(P++) 영역과 에피층(P-epi)이 적층된 구조를 갖는 기판(SUB)에 국부적으로 필드산화막(FOX)이 형성되어 있으며, 기판(SUB) 상에는 트랜스퍼 게이트(도시하지 않음)를 포함한 복수의 게이트전극이 형성되어 있으며, 예컨대, 트랜스퍼 게이트의 일측에 얼라인된 기판(SUB)의 표면 하부에 깊은 이온주입에 의한 N영 영역(도시하지 않음)과 기판(SUB)의 표면과 접하는 영역에 위치한 P형 영역(도시하지 않음)으로 이루어진 포토다이오드(PD)가 형성되어 있다. 도 면에 도시되지는 않았지만, 이 경우 트랜스퍼 게이트의 타측에 얼라인된 기판(SUB)의 표면 하부에 이온주입에 의한 고농도 N형(N+)의 플로팅 확산영역이 형성된다. Referring to FIG. 1, a field oxide film FOX is formed locally on a substrate SUB having a structure in which a high concentration of P-type (P ++) region and an epi layer (P-epi) are stacked, and on the substrate SUB. A plurality of gate electrodes including a transfer gate (not shown) are formed, for example, an N-zero region (not shown) by deep ion implantation under the surface of the substrate SUB aligned on one side of the transfer gate; The photodiode PD is formed of a P-type region (not shown) located in a region in contact with the surface of the substrate SUB. Although not shown in the drawing, in this case, a high concentration N-type (N +) floating diffusion region is formed on the lower side of the substrate SUB on the other side of the transfer gate by ion implantation.
포토다이오드(PD) 및 트랜스퍼 게이트가 형성된 전면에 메탈라인 형성 전 절연막(Pre-Metal Dielectric; 이하 PMD라 함)이 형성되어 있으며, PMD 상에 제1메탈라인(M1)이 형성되어 있다. The pre-metal dielectric (hereinafter referred to as PMD) is formed on the entire surface of the photodiode PD and the transfer gate, and the first metal line M1 is formed on the PMD.
제1메탈라인(M1) 상에는 제1메탈라인 간 절연막(Inter-Metal Dielectric-1; 이하 IMD1이라 함)이 형성되어 있으며, IMD1 상에는 제2메탈라인(M2)이 형성되어 있다. 제2메탈라인(M2) 상에는 제2메탈라인 간 절연막(IMD2)이 형성되어 있으며, IMD2 상에는 제3메탈라인(M3)이 형성되어 있다. 제3메탈라인(M3) 상에는 제3메탈라인 간 절연막(IMD3)이 형성되어 있으며, IMD3 상에는 제4메탈라인(M4)이 형성되어 있다.An inter-metal dielectric (hereinafter, referred to as IMD1) is formed on the first metal line M1, and a second metal line M2 is formed on the IMD1. A second intermetallic insulating film IMD2 is formed on the second metal line M2, and a third metal line M3 is formed on the IMD2. The third intermetallic insulating film IMD3 is formed on the third metal line M3, and the fourth metalline M4 is formed on the IMD3.
제1 ∼ 제4메탈라인(M1 ∼ M4)은 전원라인 또는 신호라인과 단위화소 및 로직회로를 접속시키기 위한 것으로, 포토다이오드(PD) 이외의 영역에 빛이 입사하는 것을 방지하기 위한 쉴드의 역할을 동시에 한다.The first to fourth metal lines M1 to M4 are used to connect power lines, signal lines, unit pixels, and logic circuits, and serve as a shield to prevent light from being incident on a region other than the photodiode PD. At the same time.
아울러, 여기서는 제4메탈라인(M4)이 최종 메탈라인인 것으로 나타나 있으나, 이보다 제5 또는 제6 등 그 이상의 메탈라인을 포함하는 경우도 존재한다.In addition, although the fourth metal line M4 is shown as a final metal line, the fourth metal line M4 may include a fifth or sixth metal line or more.
제4메탈라인(M4) 상에는 하부 구조의 보호(Passivation)를 위한 보호막(Passivation Layer; 이하 PL이라 함)이 형성되어 있으며, PL 상에는 각 단위화소 별로 RGB 색상 구현을 위한 칼라필터 어레이(Color Filter Array; 이하 CFA라 함)가 형성되어 있다. A passivation layer (hereinafter referred to as PL) is formed on the fourth metal line M4, and a color filter array for implementing RGB color for each unit pixel is formed on the PL. (Hereinafter referred to as CFA).
여기서, PL은 통상 질화막/산화막의 2중 구조와 CFA 형성시 공정 마진 확보를 위한 평탄화막(오버코팅 레이어(Over Coating Layer); 이하 OCL이라 함)을 포함한다.Here, the PL generally includes a double structure of a nitride film / oxide film and a planarization film (over coating layer) (hereinafter referred to as OCL) for securing a process margin when forming CFA.
통상의 빛의 3원색인 R(Red)G(Green)B(Blue)를 사용하나, 이외에도 보색인 옐로우(Y; Yellow), 마젠타(Magenta; Mg), 시안(Cyan; Cy)을 사용할 수 있다.R (Red) G (Green) B (Blue), which is the three primary colors of ordinary light, is used. In addition, yellow, magenta (Mg), and cyan (Cy), which are complementary colors, may be used. .
CFA 상에는 마이크로렌즈 형성시 공정 마진 확보를 위한 평탄화막(이하 OCL이라 함)이 형성되어 있으며, OCL 상에는 마이크로렌즈(Micro-Lens; 이하 ML이라 함)가 형성되어 있다. A planarization film (hereinafter referred to as OCL) is formed on the CFA to secure process margins when forming the microlens, and a microlens (hereinafter referred to as ML) is formed on the OCL.
ML 상에는 ML이 긁히거나 파손되는 것을 방지하기 위한 보호막(이하 PSL이라 함)이 형성되어 있다. 입사된 빛은 마이크로렌즈(ML)에 의해 포커싱되어 포토다이오드(PD)로 입사한다. On the ML, a protective film (hereinafter referred to as PSL) is formed to prevent the ML from being scratched or broken. The incident light is focused by the microlens ML and enters the photodiode PD.
도 1에 도시된 바와 같은 CMOS 이미지센서를 제조하기 위해서는 PD를 형성시키고, 그 위에 필요한 메탈라인을 형성시킨 후 CFA를 형성시키고, CFA에 의해 발생된 단차를 OCL을 형성하여 제거한다. In order to manufacture a CMOS image sensor as shown in FIG. 1, a PD is formed, a required metal line is formed thereon, then a CFA is formed, and the step generated by the CFA is removed by forming an OCL.
ML 형성을 위해서 OCL 상에 ML 형성용 포토레지스트를 도포한 다음, 열공정을 통해 포토레지스트가 준 액체 상태가 되도록 한다. 이 때, 포토레지스트는 표면 장력에 의해 볼록한 형태의 ML을 형성하게 되며, ML 상에 PSL로 LTO(Low Temperature Oxide)막을 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식으로 형성한다.The ML forming photoresist is applied onto the OCL to form the ML, and then the thermal process causes the photoresist to be in a semi-liquid state. At this time, the photoresist forms a convex ML by surface tension, and forms a low temperature oxide (LTO) film by chemical vapor deposition (CVD) on the ML using PSL.
도시된 바와 같이, 포토다이오드(PD)와 칼라필터 어레이(CFA) 사이에는 M1 ∼ M4의 메탈라인과 그 사이의 복수의 절연막(PMD, PL, IMD1 ∼ IMD3)을 포함하고 있다.As shown, a metal line of M1 to M4 and a plurality of insulating films PMD, PL, and IMD1 to IMD3 are included between the photodiode PD and the color filter array CFA.
상기의 구조를 갖는 CMOS 이미지센서의 제조 공정 특히, BEOL(Back End Of Line) 즉, 메탈라인 공정은 반도체 소자의 제조 공정과 유사하다. 이 때, PMD와 IMD1 ∼ IMD3 및 PL 등을 형성하기 위해 서로 상이한 절연 물질이 사용되어야 하며, 이로 인해 각 물질간 계면(Interface)에서 빛의 난반사 현상이 발생하여 광감도를 떨어뜨린다. The manufacturing process of the CMOS image sensor having the above structure, in particular, the BEOL (Back End Of Line), that is, the metal line process is similar to the manufacturing process of the semiconductor device. At this time, different insulating materials should be used to form PMD, IMD1 to IMD3, PL, etc. As a result, diffuse reflection of light occurs at the interface between the materials, thereby reducing the light sensitivity.
또한, 상이한 절연막으로 인해 서로 다른 굴절률을 가지기 때문에 빛의 굴절에 의해 광감도가 떨어진다. In addition, because of the different refractive index due to the different insulating film, the light sensitivity is lowered by the refraction of light.
종래의 CMOS 이미지센서를 형성함에 있어서, 포토다이오드 형성 후 M1 ∼ M4 및 복수의 절연막 형성 및 평탄화 공정을 실시하여야 하므로 공정에 따른 불량도 야기된다.In forming a conventional CMOS image sensor, after forming the photodiode, M1 to M4 and a plurality of insulating film formation and planarization processes must be performed, thereby causing a defect according to the process.
아울러, 빛이 통과하는 부분에서는 메탈라인을 형성할 수 없으므로, 작은 면적에 고밀도의 화소를 갖는 이미지센서 일수록 이러한 문제는 더욱 심각해진다.
In addition, since the metal line cannot be formed at the portion where light passes, this problem becomes more serious as an image sensor having a high density of pixels in a small area.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, CMOS 이미지센서의 다층 메탈라인 및 그 사이의 절연막을 포함하는 구조적인 문제로 인한 광감도 저하와 불량 픽셀 발생을 줄일 수 있는 광경로가 단축된 CMOS 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, the optical path is reduced due to the structural problems including the multilayer metal line of the CMOS image sensor and the insulating film between It is an object of the present invention to provide a shortened CMOS image sensor and a method of manufacturing the same.
상기 목적을 달성하기 위하여 본 발명은, 기판 전면에 배치된 포토다이오드; 상기 포토다이오드 상에 제공된 제1절연막; 상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택; 상기 제1절연막 및 상기 기판을 관통하여 상기 기판 배면까지 확장된 제2비아 콘택; 상기 제1절연막 상부에서 상기 포토다이오드와 오버랩되도록 배치된 마이크로렌즈; 상기 기판의 배면에 제공된 제2절연막; 상기 기판 배면에서 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택; 및 상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인을 포함하는 이미지센서를 제공한다.The present invention in order to achieve the above object, the photodiode disposed on the front surface of the substrate; A first insulating film provided on the photodiode; A first via contact connected to the substrate through the first insulating layer; A second via contact extending through the first insulating layer and the substrate to the rear surface of the substrate; A microlens disposed to overlap the photodiode on the first insulating layer; A second insulating film provided on the rear surface of the substrate; A third via contact connected to the second via contact through a second insulating layer on the back surface of the substrate; And a plurality of metal lines stacked on the back surface of the substrate and connected to the via contact.
또한, 상기 목적을 달성하기 위하여 본 발명은, 기판 전면에 트렌치 구조를 갖는 복수의 필드 산화막을 형성하는 단계; 상기 기판 전면에 포토다이오드를 형성하는 단계; 상기 포토다이오드 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택을 형성하는 단계; 상기 제1절연막 및 상기 필드 산화막을 관통하는 제2비아 콘택을 형성하는 단계; 상기 기판의 배면을 연마하여 상기 제2비아 콘택을 노출시키는 단계; 상기 기판의 배면에서 노출된 제2비아 콘택 상에 제2절연막을 형성하는 단계; 상기 기판 배면에서 상기 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택을 형성하는 단계; 상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인을 형성하는 단계; 및 상기 기판의 전면에서 상기 포토다이오드와 오버랩되도록 마이크로렌즈를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다. In addition, to achieve the above object, the present invention, forming a plurality of field oxide film having a trench structure on the front surface of the substrate; Forming a photodiode on the front surface of the substrate; Forming a first insulating film on the photodiode; Forming a first via contact connected to the substrate through the first insulating layer; Forming a second via contact penetrating the first insulating layer and the field oxide layer; Polishing the back side of the substrate to expose the second via contact; Forming a second insulating layer on the second via contact exposed from the rear surface of the substrate; Forming a third via contact connected to the second via contact through the second insulating layer on the back surface of the substrate; Forming a plurality of stacked metal lines connected to the via contact on the back surface of the substrate; And forming a microlens so as to overlap with the photodiode on the front surface of the substrate.
본 발명은 이러한 종래의 공정 방식을 탈피하여 기판의 전면에는 포토다이오드와 제1메탈라인 및 마이크로렌즈를 배치하고, 기판의 배면에 복수의 메탈라인을 배치한다. 전면의 제1메탈라인과 배면의 메탈라인은 기판을 관통하는 비아 콘택을 통해 상호 연결된다.The present invention removes the conventional process method and arranges a photodiode, a first metal line, and a microlens on the front surface of the substrate, and a plurality of metal lines on the back surface of the substrate. The first metal line on the front side and the metal line on the back side are interconnected through via contacts penetrating the substrate.
따라서, 포토다이오드 상부에서의 다수의 메탈라인이 생략됨으로 인해 포토다이오드와 마이크로렌즈 사이의 거리를 줄여 광경로를 획기적으로 감소시킴으로써, 광감도를 향상시킨다.Therefore, since a large number of metal lines on the photodiode are omitted, the optical path is dramatically reduced by reducing the distance between the photodiode and the microlens, thereby improving light sensitivity.
요컨대, 본 발명은 종래의 금속 배선과 절연막의 적층 구조로 인해 발생되던 문제점을 해결할 수 있다.
In short, the present invention can solve the problems caused by the laminated structure of the conventional metal wiring and the insulating film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도 3은 본 발명의 일실시예에 따른 CMOS 이미지센서를 도시한 단면도이다.3 is a cross-sectional view illustrating a CMOS image sensor according to an exemplary embodiment of the present invention.
도 3을 참조하면, 본 발명의 CMOS 이미지센서는 전면에 기판(SUB)에 국부적으로 배치된 트렌치 구조의 복수의 필드산화막(이하 Fox라 함)과, Fox 사이의 기판(SUB)에 제공된 포토다이오드(PD)와, 기판(SUB) 상에 배치된 복수의 트랜지스터(도시하지 않음)와, 기판(SUB)을 관통하여 기판의 배면과 연결된 비아 콘택(V1)과, 포토다이오드(PD) 상에 배치된 제1메탈라인 형성 전 절연막(이하 PMD1이라 함)과, PMD1을 관통하여 트랜지스터의 소스/드레인 또는 게이트전극과 연결되는 비아 콘택 (V2)과, 비아 콘택 V1과 V2에 연결되는 제1메탈라인(M1)과, 제1메탈라인(M1) 상에 배치된 보호막(이하 PL이라 함)과, PL 상에 배치된 칼라필터 어레이(이하 CFA라 함)와, CFA 상에 배치된 OCL과, OCL 상에 포토다이오드(PD)와 오버랩되도록 배치된 마이크로렌즈(이하 ML이라 함)와, ML이 긁히거나 파손되는 것을 방지하기 위해 ML상에 배치된 보호막(이하 PSL이라 함)을 포함한다.Referring to FIG. 3, the CMOS image sensor of the present invention includes a plurality of field oxide films (hereinafter referred to as Fox) having a trench structure disposed locally on a substrate SUB on a front surface thereof, and a photodiode provided on a substrate SUB between Foxes. A PD, a plurality of transistors (not shown) disposed on the substrate SUB, a via contact V1 connected to the rear surface of the substrate through the substrate SUB, and a photodiode PD. An insulating film before forming the first metal line (hereinafter referred to as PMD1), a via contact V2 passing through the PMD1 and connected to the source / drain or gate electrode of the transistor, and a first metal line connected to the via contacts V1 and V2. (M1), a protective film (hereinafter referred to as PL) disposed on the first metal line (M1), a color filter array (hereinafter referred to as CFA) arranged on the PL, an OCL disposed on the CFA, and an OCL Microlenses (hereinafter referred to as MLs) disposed so as to overlap with the photodiode PD on the surface, and ML to be scratched or broken It comprises a protective film (hereinafter referred to as the PSL) disposed in the ML phase to prevent.
여기서, 트랜지스터는 리셋 트랜지스터와 드라이브 트랜지스터와 셀렉트 트랜지스터 등을 포함하며, 4개의 트랜지스터를 포함하는 구조일 경우에는 트랜스퍼 트랜지스터를 더 포함할 것이다.Here, the transistor includes a reset transistor, a drive transistor, a select transistor, and the like, and in the case of a structure including four transistors, the transistor may further include a transfer transistor.
또한, 본 발명의 CMOS 이미지센서는 그 배면에 제2메탈라인(M1) ∼ 제6메탈라인(M6)과 복수의 절연막 구조(PMD2, IMD1 ∼ IMD4, ILD(Inter-Layer Dielectric))를 포함한다.In addition, the CMOS image sensor of the present invention includes a second metal line (M1) to a sixth metal line (M6) and a plurality of insulating film structures (PMD2, IMD1 to IMD4, ILD (Inter-Layer Dielectric)) .
여기서는 제6메탈라인(M6)이 최종 메탈라인인 것으로 나타나 있으나, 제7 또는 제8 등 그 이상의 메탈라인을 포함하는 경우도 존재한다.Although the sixth metal line M6 is shown as the final metal line, the sixth metal line M6 may include more than seven metal lines such as the seventh or eighth metal.
통상의 빛의 3원색인 R(Red)G(Green)B(Blue)를 사용하나, 이외에도 보색인 옐로우(Y; Yellow), 마젠타(Magenta; Mg), 시안(Cyan; Cy)을 사용할 수 있다.R (Red) G (Green) B (Blue), which is the three primary colors of ordinary light, is used. In addition, yellow, magenta (Mg), and cyan (Cy), which are complementary colors, may be used. .
비아 콘택 V1은 Fox 형성시 형성된 트렌치(T)를 통해 형성되도록 함으로써, 전기적으로 아이솔레이션된다. 트렌치(T)의 깊이는 5㎛ ∼ 9㎛이 되도록 하며, 비아 콘택 V2의 직경에 비해 약 1.2배 이상의 직경이 되도록 한다. 아울러, 비아 콘택 V1은 상기한 Fox 이외의 영역에도 형성할 수 있다. Via contact V1 is electrically isolated by allowing it to be formed through trench T formed during Fox formation. The trench T has a depth of 5 μm to 9 μm and a diameter of about 1.2 times or more of the diameter of the via contact V2. In addition, the via contact V1 can also be formed in regions other than the above-described Fox.
여기서, 기판(SUB)은 고농도의 P형(P++) 영역과 에피층(P-epi)이 적층된 구 조를 가지며, 포토다이오드(PD)는 기판(SUB)의 표면 하부에 깊은 이온주입에 의한 N영 영역(도시하지 않음)과 기판(SUB)의 표면과 접하는 영역에 위치한 P형 영역(도시하지 않음)으로 이루어진다.Here, the substrate SUB has a structure in which a high concentration P-type (P ++) region and an epi layer (P-epi) are stacked, and the photodiode PD is formed by deep ion implantation under the surface of the substrate SUB. It consists of an N-zero area | region (not shown) and a P-type area | region (not shown) located in the area | region which contacts the surface of the board | substrate SUB.
기판(SUB) 전면에 배치된 제1메탈라인(M1)은 기판(SUB)을 관통하는 비아 콘택 V1과 비아 콘택 V3를 통해 기판(SUB) 배면의 제2메탈라인(M2)와 연결된다.The first metal line M1 disposed on the front surface of the substrate SUB is connected to the second metal line M2 on the rear surface of the substrate SUB through the via contact V1 and the via contact V3 passing through the substrate SUB.
도 3에 도시된 구조를 갖는 본 발명의 CMOS 이미지센서는 제1메탈라인(M1)을 제외한 제2메탈라인(M2) ∼ 제6메탈라인(M6)을 기판(SUB) 배면에 뱌치함으로써, 기판(SUB) 전면에서는 포토다이오드(PD)와 ML 사이에 PMD1과 제1메탈라인(M1)과 PL 및 OCL 만이 존재하게 된다. In the CMOS image sensor having the structure shown in FIG. 3, the second metal line M2 to the sixth metal line M6 except for the first metal line M1 are etched on the back surface of the substrate SUB, thereby providing a substrate. In front of the SUB, only PMD1, the first metal line M1, PL, and OCL exist between the photodiode PD and the ML.
이렇듯, 포토다이오드(PD) 위에서 복수의 메탈라인(M2 ∼ M6)을 없앰으로써, 다층의 절연막을 가시광선이 통과할 때 발생하는 손실을 없애 광감도를 최대로 할 수 있다.As such, by removing the plurality of metal lines M2 to M6 on the photodiode PD, the light sensitivity can be maximized by eliminating the loss generated when the visible light passes through the multilayer insulating film.
또한, 6층 배선 이상의 로직 소자도 큰 문제없이 형성 가능하여 SOC도 가능하며 130nm 및 90nm 이하의 코아 로직(Core logic) 기술을 그대로 탑재할 수 있는 장점이 있다.In addition, logic elements of more than six layers can be formed without major problems, so that SOC can be formed, and core logic technology of 130 nm and 90 nm or less can be mounted as it is.
또한, ML로부터 포토다이오드(PD) 까지의 다층의 절연막으로 인한 상이한 막 간에 야기되는 난반사(Diffuse reflectance) 현상을 줄일 수 있고, 또한 층 간의 상이한 굴절율로 인하 빛의 굴절 현상을 최소화하여 포토다이오드로 입사되는 빛의 양을 극대화할 수 있어 광감도를 증대시킬 수 있다.In addition, it is possible to reduce the diffuse reflection caused by the different films due to the multilayer insulating film from the ML to the photodiode (PD), and also to minimize the refraction of the lowered light due to the different refractive indices between the layers to enter the photodiode The amount of light can be maximized to increase the light sensitivity.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정 을 도시한 단면도로서, 이를 참조하여 상기한 구조를 갖는 CMOS 이미지센서 제조 공정을 살펴본다.2A through 2E are cross-sectional views illustrating a process of manufacturing a CMOS image sensor according to an exemplary embodiment of the present invention, and a process of manufacturing a CMOS image sensor having the above-described structure will be described with reference to the drawings.
도 2a에 도시된 바와 같이, P++영역과 P-에피층이 적층된 기판(SUB) 전면에 필드 산화막(Fox)과 웰(도시하지 않음) 등을 형성한다. As shown in FIG. 2A, a field oxide film Fox and a well (not shown) are formed on the entire surface of the substrate SUB in which the P ++ region and the P-epi layer are stacked.
한편, 필드 산화막(Fox) 형성을 위한 트렌치(T) 형성시 그 깊이를 5㎛ ∼ 9㎛으로 깊게 형성한다. 트렌치(T)는 후속 공정에 의해 기판(SUB)을 관통하는 비아 콘택이 형성될 영역으로 필드 산화막(Fox)이 형성되어 있을 경우 비아 콘택의 절연성을 더욱 높일 수 있다.On the other hand, when forming the trench (T) for forming the field oxide film (Fox), the depth is formed deep to 5㎛ ~ 9㎛. The trench T may further increase the insulation of the via contact when the field oxide film Fox is formed as a region where a via contact penetrating the substrate SUB is to be formed by a subsequent process.
한편, 필드 산화막(Fox)과 후속 비아 콘택 영역이 일치하지 않을 수도 있다.On the other hand, the field oxide film Fox may not coincide with the subsequent via contact region.
이 때, 기판(SUB) 배면에서는 0.2㎛ ∼ 5㎛ 정도가 남도록 하는 것이 바람직하다.At this time, it is preferable that about 0.2 micrometer-about 5 micrometers remain in the back surface of the board | substrate SUB.
이어서, 기판(SUB) 전면에 게이트전도막(도시하지 않음)을 형성한 다음, 이온주입 방식을 이용하여 게이트전도막 일측에 얼라인되며 깊은 n-영역과 얕은 P0영역을 형성함으로써, 이를 포함하는 복수의 포토다이오드(PD)를 형성한 다음, 게이트전도막 측벽에 스페이서를 형성한다.Subsequently, a gate conductive film (not shown) is formed on the entire surface of the substrate SUB, and then, an ion implantation method is used to form a deep n-region and a shallow PO region on one side of the gate conductive film. After forming the plurality of photodiodes PD, spacers are formed on the sidewalls of the gate conductive film.
이어서, 게이트전도막의 타측에서 스페이서에 얼라인되는 고농도 N형의 플로팅 확산영역(도시하지 않음)을 형성한다.Subsequently, a high concentration N-type floating diffusion region (not shown) that is aligned with the spacer is formed on the other side of the gate conductive film.
도 2b에 도시된 바와 같이, 기판(SUB) 전면에 PMD1을 형성한다. PMD1은 산화막 또는 질화막 계열의 통상의 절연막을 포함한다.As shown in FIG. 2B, PMD1 is formed on the entire surface of the substrate SUB. PMD1 includes a conventional insulating film of an oxide film or a nitride film series.
이어서, PMD1을 식각하여 트랜지스터의 소스/드레인 또는 게이트전극을 노출 시키는 비아 홀을 형성하며, PMD1과 기판(SUB, 구체적으로는 필드 산화막(Fox)의 중앙)을 식각하여 비아 홀을 형성한다.Subsequently, the via hole exposing the source / drain or the gate electrode of the transistor is formed by etching the PMD1, and the via hole is formed by etching the PMD1 and the substrate SUB, specifically, the center of the field oxide film Fox.
이어서, 두 비아 홀을 매립하도록 금속막을 증착한 다음, PMD1이 노출되는 타겟으로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 실시하여 각 비아 홀에 매립된 비아 콘택 V1과 V2를 형성한다.Subsequently, a metal film is deposited to fill the two via holes, and then a planarization process such as chemical mechanical polishing (hereinafter referred to as CMP) is performed on the target to which the PMD1 is exposed, and the via contact V1 embedded in each via hole is formed. Forms V2.
특히, 비아 콘택 V1은 그 깊이가 깊기 때문에 매립 특성을 높이기 위해서 V2에 비해 그 홀 사이즈를 1.2배 이상으로 해야한다.In particular, since the via contact V1 has a deep depth, the hole size must be 1.2 times or more compared to V2 in order to improve the buried characteristics.
비아 콘택(V1)이 필드 산화막(Fox)의 중앙을 관통하도록 하면 아이솔레이션 잘 되므로 누설전류 특성이 향상된다.When the via contact V1 penetrates the center of the field oxide film Fox, the isolation current is improved, thereby improving leakage current characteristics.
도 2c에 도시된 바와 같이, 그라인드(Grind)와 CMP 공정을 이용하여 기판(SUB) 배면을 연마하여 비아 콘택 V1을 노출시킨다.As shown in FIG. 2C, the back surface of the substrate SUB is polished using a grind and a CMP process to expose the via contact V1.
즉, 1차로 백 그라이드(Back grind) 방식을 이용한 후, 0.2㎛ ∼ 5㎛의 기판(SUB)을 CMP 공정으로 갈아낸다. 이 때, CMP가 종료되는 시점은 비아 콘택 V1과 필드 산화막(Fox)이 드러나는 시점 이후로 한다. CMP 공정시 사용되는 슬러리로는 KOH 또는 암모니아수가 함유된 것을 사용하며, SiO2용 연마제를 사용한다.That is, after first using the back grind method, the substrate SUB having a thickness of 0.2 μm to 5 μm is ground in a CMP process. At this time, the time point at which the CMP ends is after the time point at which the via contact V1 and the field oxide film Fox are exposed. As a slurry used in the CMP process, one containing KOH or ammonia water is used, and an abrasive for SiO 2 is used.
이어서, 기판(SUB) 배면에 PMD2를 형성한다. PMD2는 PMD1과 동일한 산화막 또는 질화막 계열의 절연막을 포함한다.Next, PMD2 is formed on the back surface of the substrate SUB. PMD2 includes the same oxide film or nitride film-based insulating film as PMD1.
비아 콘택 V1과 V2에 연결된 제1메탈라인(M1)을 형성한다. 제1메탈라인(M1)은 W 또는 Al 등의 금속막을 포함한다. A first metal line M1 connected to the via contacts V1 and V2 is formed. The first metal line M1 includes a metal film such as W or Al.
제1메탈라인(M4)이 형성된 프로파일을 따라 PL을 형성한다. 이 때, PL은 질화막/산화막 구조와 그 상부의 OCL이 적층된 구조를 포함한다.PL is formed along the profile in which the first metal line M4 is formed. At this time, PL includes a structure in which a nitride film / oxide film structure and an OCL thereon are stacked.
도 2e에 도시된 바와 같이, 기판(SUB) 배면에 M2, IMD1, M3, IMD2, M4, IMD3, M5, IMD4 및 M6을 차례로 형성한 후, ILD를 형성한다. As shown in FIG. 2E, M2, IMD1, M3, IMD2, M4, IMD3, M5, IMD4, and M6 are sequentially formed on the back surface of the substrate SUB, and then an ILD is formed.
ILD로는 산화막 계열의 절연막을 사용한다.As the ILD, an oxide film-based insulating film is used.
이어서, 도 3에 도시된 바와 같이, PL 상에 CFA와 OCL을 차례로 형성한다. Subsequently, as shown in FIG. 3, CFA and OCL are sequentially formed on the PL.
이어서, OCL 상에 포토레지스트를 도포한 후 열처리를 실시하면, 포토레지스트가 녹으면서 포토레지스트의 표면 장력에 의해 볼록한 모양의 ML이 형성된다. Subsequently, when the photoresist is applied on the OCL and then subjected to heat treatment, the photoresist melts to form a convex ML by the surface tension of the photoresist.
이어서, ML 상에 PSL을 형성한다. PSL은 LTO막을 포함한다.
Subsequently, PSL is formed on the ML. The PSL includes an LTO film.
전술한 바와 같이 이루어지는 본 발명은, 포토다이오드 상부에서의 다수의 메탈라인이 생략됨으로 인해 포토다이오드와 마이크로렌즈 사이의 거리를 줄여 광경로를 획기적으로 감소시킴으로써, 광감도를 향상시킬 수 있음을 실시예를 통해 알아보았다.
The present invention made as described above, by reducing the distance between the photodiode and the microlenses due to the omission of a plurality of metal lines on the top of the photodiode, the optical path can be dramatically reduced, thereby improving the light sensitivity Learned through
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 상기한 본 발명의 실시예에서는 CMOS 이미지센서를 그 예로 하였으 나, 이외에도 수광부와 마이크로렌즈를 갖는 모든 이미지센서에도 적용이 가능하다.
For example, in the above-described embodiment of the present invention, the CMOS image sensor is taken as an example, but it is also applicable to all image sensors having the light receiving unit and the microlens.
상술한 본 발명은, 포토다이오드로 입사되는 광경로를 획기적으로 감소시켜 광감도를 증가시키며, 픽셀 어레이를 최대화 및 픽셀 사이즈/디자인 룰 축소 요구를 완화시킬 수 있으며, 픽셀의 효율을 증가시키며, 스캐터링 효과를 줄여 색감을 증가시킬 수 있으며, 차세대 무선통신기기용으로 그 사이즈를 대폭 줄일 수 있어, 집적도 및 성능 측면에서 탁월한 효과가 있다.The present invention described above can dramatically reduce the optical path incident on the photodiode to increase the light sensitivity, maximize the pixel array and reduce the pixel size / design rule reduction requirements, increase the efficiency of the pixel, scattering The effect can be reduced by increasing the color, and the size can be greatly reduced for the next generation wireless communication device, which is excellent in terms of density and performance.
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776157B1 (en) * | 2006-08-31 | 2007-11-15 | 동부일렉트로닉스 주식회사 | Cmos image sensor and method for manufacturing thereof |
| KR100795922B1 (en) * | 2006-07-28 | 2008-01-21 | 삼성전자주식회사 | Image pickup device and method of manufacturing image pickup device |
| KR100849238B1 (en) * | 2007-09-07 | 2008-07-29 | 주식회사 동부하이텍 | Image sensor and method for manufacturing thereof |
| KR100902579B1 (en) * | 2007-10-11 | 2009-06-11 | 주식회사 동부하이텍 | The complementary metal oxide semiconductor image sensor and its manufacturing method |
| KR100907901B1 (en) * | 2007-09-07 | 2009-07-15 | 주식회사 동부하이텍 | Image sensor and its manufacturing method |
| US7675101B2 (en) | 2007-09-07 | 2010-03-09 | Dongbu Hitek Co., Ltd. | Image sensor and manufacturing method thereof |
| KR101033353B1 (en) * | 2008-10-14 | 2011-05-09 | 주식회사 동부하이텍 | Image Sensor and Method for Manufacturing thereof |
-
2004
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795922B1 (en) * | 2006-07-28 | 2008-01-21 | 삼성전자주식회사 | Image pickup device and method of manufacturing image pickup device |
| KR100776157B1 (en) * | 2006-08-31 | 2007-11-15 | 동부일렉트로닉스 주식회사 | Cmos image sensor and method for manufacturing thereof |
| KR100849238B1 (en) * | 2007-09-07 | 2008-07-29 | 주식회사 동부하이텍 | Image sensor and method for manufacturing thereof |
| KR100907901B1 (en) * | 2007-09-07 | 2009-07-15 | 주식회사 동부하이텍 | Image sensor and its manufacturing method |
| US7675101B2 (en) | 2007-09-07 | 2010-03-09 | Dongbu Hitek Co., Ltd. | Image sensor and manufacturing method thereof |
| US7795065B2 (en) | 2007-09-07 | 2010-09-14 | Dongbu Hitek Co., Ltd. | Image sensor and manufacturing method thereof |
| US7883957B2 (en) | 2007-09-07 | 2011-02-08 | Dongbu Hitek Co., Ltd. | Image sensor and method for manufacturing the same |
| KR100902579B1 (en) * | 2007-10-11 | 2009-06-11 | 주식회사 동부하이텍 | The complementary metal oxide semiconductor image sensor and its manufacturing method |
| KR101033353B1 (en) * | 2008-10-14 | 2011-05-09 | 주식회사 동부하이텍 | Image Sensor and Method for Manufacturing thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |