KR20060074734A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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김주한
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삼성전자주식회사
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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계, 상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 드레인 전극 위에 제2 절연막을 증착하는 단계, 상기 제2 절연막 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 보호막과 상기 게이트 절연막을 식각함으로써 상기 드레인 전극의 적어도 일부와 상기 기판의 적어도 일부를 드러내는 보호막을 형성하는 단계, 투명 도전막을 증착하는 단계, 그리고 상기 제1 감광막 패턴을 제거하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다. 이때, 상기 화소 전극은 적어도 하나의 절개부를 가지고 있다.
박막트랜지스터표시판, PVA, 화소전극, 절개부, 슬릿마스크

Description

박막 트랜지스터 표시판의 제조 방법 {MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치용 공통 전극 표시판의 배치도이다.
도 3은 도 1에 도시한 박막 트랜지스터 표시판과 도 2에 도시한 공통 전극 표시판을 포함하는 액정 표시 장치의 배치도이다.
도 4a 및 도 4b는 도 3의 액정 표시 장치를 IVa-IVa'선 및 IVb-IVb'선을 따라 잘라 도시한 단면도이다.
도 5, 도 8 및 도 14는 각각 도 1 내지 도 4b에 도시한 박막 트랜지스터표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 6a 및 도 6b는 각각 도 5의 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도이다.
도 7a 및 도 7b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도로서 도 6a 및 도 6b 다음 단계에서 의 도면이다.
도 9a 및 도 9b는 각각 도 8의 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도이다.
도 10a 및 도 10b는 각각 도 8의 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도로서 도 9a 및 도 9b 다음 단계에서의 도면이다.
도 11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이다.
도 12a 및 도 12b는 각각 도 11a 및 도 11b 다음 단계에서의 도면이다.
도 13a 및 도 13b는 각각 도 12a 및 도 12b 다음 단계에서의 도면이다.
도 15a 및 도 15b는 각각 도 14의 박막 트랜지스터 표시판을 XVa-XVa'선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서 도 13a 및 도 13b 다음 단계에서의 도면이다.
도 16은 본 발명의 한 실시예에 따라 형성되는 한 돌기의 단면도이다.
도 17a 내지 도 17c는 본 발명의 한 실시예에서 화소 전극의 절개부의 단부와 돌기의 단부 사이의 거리 변화에 따른 투과율의 변화를 나타내는 도면이다.
도 18a 내지 도 18c는 본 발명의 한 실시예에서 돌기의 경사각 변화에 따른 투과율의 변화를 나타내는 도면이다.
도 19는 본 발명의 실시예에 따른 최적의 돌기에 대한 단면도이다.
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
그 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 모드 액정 표시 장치는 대비비가 크고 광시야각 구현이 용이하여 각광받고 있다.
수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위한 수단으로는 전계 생성 전극에 절개부를 형성하는 방법과 전계 생성 전극 위에 돌기를 형성하는 방법 등이 있다. 절개부와 돌기로 액정 분자가 기우는 방향을 결정할 수 있으므로, 이들을 사용하여 액정 분자의 경사 방향을 여러 방향으로 분산시킴으로써 광시야각을 확보할 수 있다. 이중에서 절개부를 적용한 PVA(patterned vertically aligned) 방식의 액정 표시 장치는 IPS(in-plane switching) 방식의 액정 표시 장치를 대체할 수 있는 광시야각 기술로 인정받고 있다.
또한 PVA 방식의 액정 표시 장치에서는 액정 분자의 거동에 비틀림이 없고 스플레이(splay)하거나 또는 구부러지는 탄력성에 의한 움직임만 있으므로 PVA 모드의 액정 표시 장치가 TN(twisted nematic) 방식의 액정 표시 장치에 비하여 상대 적으로 빠른 응답 특성을 갖는다.
그런데 액정 표시 장치에는 각 화소를 독립적으로 구동하기 위한 회로 기판으로서 박막 트랜지스터 표시판(thin film transistor, TFT)을 사용한다.
박막 트랜지스터 표시판은 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 형성되어 있고, 게이트선과 데이터선에 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
그런데 이러한 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 복잡한 여러 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 화면의 시야각을 향상시키는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계, 상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 드레인 전극 위에 제2 절연막을 증착하는 단계, 상기 제2 절연막 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 보호막과 상기 게이트 절연막을 식각함으로써 상기 드레인 전극의 적어도 일부와 상기 기판의 적어도 일부를 드러내는 보호막을 형성하는 단계, 투명 도전막을 증착하는 단계, 그리고 상기 제1 감광막 패턴을 제거하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 화소 전극은 적어도 하나의 절개부를 가지고 있다.
상기 보호막은 상기 적어도 하나의 절개부를 향해 뻗어 있는 적어도 하나의 돌기를 포함하는 것이 좋다.
상기 적어도 하나의 절개부의 단부와 상기 돌기의 단부 사이의 거리는 4㎛ 내지 8㎛의 범위를 갖는 것이 바람직하고, 상기 돌기의 경사각은 25° 내지 90°의 범위를 갖는 것이 바람직하다. 상기 돌기의 폭은 1㎛이하인 것이 좋다.
상기 투명 도전막 중 상기 제1 감광막 패턴 위에 위치한 부분은 상기 제1 감 광막 패턴을 제거할 때 리프트-오프 방식으로 제거될 수 있다.
상기 화소 전극의 적어도 일부분이 상기 기판과 접할 수 있다.
상기 보호막을 형성하는 단계는 상기 데이터선의 끝부분을 드러내는 접촉 구멍을 형성하고, 상기 접촉 구멍을 통하여 상기 데이터선의 끝부분과 연결되어 있는 접촉 보조 부재를 형성하는 단계를 포함할 수 있다.
상기 화소 전극과 상기 접촉 보조 부재는 동시에 형성하는 것이 바람직하다.
상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계는, 상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계, 상기 데이터 도전층 위에 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 연속하여 식각함으로써 데이터 도전체, 불순물 반도체층 및 진성 반도체층을 형성하는 단계, 상기 제2 감광막 패턴을 변화시켜 제3 감광막 패턴을 형성하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 데이터 도전체 및 상기 불순물 반도체층을 식각하여 상기 데이터선 및 상기 드레인 전극과 상기 저항성 접촉 부재를 형성하는 단계를 포함할 수 있다. 이때, 상기 제2 감광막 패턴은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성할 수 있다.
데이터선 및 드레인 전극을 형성하는 단계는 상기 게이트선의 일부분과 중첩되어 있는 유지 축전기용 도전체를 형성하는 단계를 포함할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
먼저 본 발명의 한 실시예에 따른 액정 표시 장치에 대하여 도 1 내지 도 4b를 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치용 공통 전극 표시판의 배치도이고, 도 3은 도 1에 도시한 박막 트랜지스터 표시판과 도 2에 도시한 공통 전극 표시판을 포함하는 액정 표시 장치의 배치도이며, 도 4a 및 도 4b는 도 3의 액정 표시 장치를 IVa-IVa'선 및 IVb-IVb'선을 따라 잘라 도시한 단면도이다.
본 실시예에 따른 액정 표시 장치는 박막 트랜지스터 표시판(100)과 이와 마주보고 있는 공통 전극 표시판(200), 그리고 이들 사이에 삽입되어 있으며 두 표시판(100, 200)의 표면에 대하여 거의 수직으로 배향되어 있는 액정 분자(320)를 포함하는 액정층(3)으로 이루어진다.
먼저, 도 1과 도 3 내지 도 4b를 참고로 하여 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
투명한 유리 등으로 이루어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다
게이트선(121)은 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하며, 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분(129)을 가지고 있다. 각 게이트선(121)의 일부는 아래로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(projection)(127)를 이룬다.
게이트선(121)은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 도전막을 포함한다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막이 상부에 오고 접촉 특성이 우수한 도전막이 하부에 오는 구조로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막을 들 수 있고, 그 반대인 예로는 알루미늄-네오디뮴 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
게이트선(121)위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 및 섬형 반도체(151, 157)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 섬형 반도체(157)는 선형 반도체(151)와는 분리되어 있으며 대략 직사각형 형상을 갖는다.
반도체(151, 157)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. 섬형 접 촉 부재(167)는 주로 섬형 반도체(167) 위에 위치한다.
반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165, 167) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터 전압을 전달하는 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분(179)을 가지고 있다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 각 드레인 전극(175)은 다른 층과의 접속을 위하여 면적이 넓은 한 쪽 끝 부분과 선형인 다른 쪽 끝 부분을 가지고 있으며, 각 소스 전극(173)은 드레인 전극(175)의 다른 쪽 끝 부분을 일부 둘러싸도록 굽어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 크롬, 티타늄, 탄탈륨, 몰리브덴 따위의 내화성 금속(refractory metal) 또는 이들의 합금 으로 이루어질 수 있으며, 이들 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막과 크롬, 티타늄, 탄탈륨, 몰리브덴 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.
저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가지지만, 게이트선(121)과 만나는 부분에서 폭이 커져서 데이터선(171)의 단선을 방지한다. 그러나 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다. 섬형 반도체(157)는 유지 축전기용 도전체(177) 및 그 아래의 저항성 접촉 부재(167)와 거의 동일한 모양을 가진다.
데이터선(171) 및 드레인 전극(175), 유지 축전기용 도전체(177), 노출된 반도체(154) 부분 위에는 복수의 돌기(180a-180c)를 구비하는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 그러 나 보호막(180)은 유기막의 우수한 특성을 살리면서도 노출된 반도체(151) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(contact hole)(182), 드레인 전극(175)의 확장부 일부, 유지 축전기용 도전체(177)의 일부 및 게이트선(121)과 데이터선(171)으로 에워싸인 영역 일부를 드러내는 복수의 개구부(187)를 가지고 있다. 또한 게이트 절연막(140)과 함께 보호막(180)은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 가지고 있다. 게이트선(121)과 데이터선(171)으로 에워싸인 영역 일부에서 복수의 개구부(187)는 기판(110)을 드러내고 있다.
보호막(180)의 개구부(187), 드레인 전극(175)의 확장부 일부, 유지 축전기용 도전체(177)의 일부 위에는 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 화소 전극(190)과 접촉 보조 부재(81, 82)는 IZO, ITO 또는 a-ITO(비정질 ITO) 따위의 투명한 도전체 또는 반사성 금속으로 이루어진다. 이때, 화소 전극(190) 및 접촉 보조 부재(81, 82)의 경계는 보호막(180)의 경계와 실질적으로 일치하는 것이 좋다.
화소 전극(190)은 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들(320)을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
각 화소 전극(190)은 세 모퉁이에서 모따기되어 있으며, 모따기된 빗변은 게이트선(121)에 대하여 약 45도의 각도를 이룬다.
화소 전극(190)은 하부 절개부(191), 중앙 절개부(192) 및 상부 절개부(193)를 가지며, 화소 전극(190)은 이들 절개부(191-193)에 의하여 복수의 영역으로 분할된다. 절개부(191-193)는 화소 전극(190)의 중앙부에 대하여 거의 반전 대칭을 이루고 있다.
하부 및 상부 절개부(191, 193)는 대략 화소 전극(190)의 오른쪽 변에서부터 왼쪽 변으로 비스듬하게 뻗어 있으며, 화소 전극(190)의 중앙 절개부(192)를 중심으로 화소 전극(190)의 하반면과 상반면에 각각 위치하고 있다. 하부 및 상부 절개부(191, 193)는 게이트선(121)에 대하여 약 45도의 각도를 이루며 서로 수직하게 뻗어 있다.
중앙 절개부(192)는 대략 화소 전극(190)의 중앙부에서 화소 전극(190)의 절개부(191, 193)와 평행하게 각각 양쪽으로 갈라져 뻗으며 화소 전극(190)의 오른쪽 변 쪽에 입구를 가지고 있다. 중앙 절개부(192)의 입구는 하부 절개부(191)와 상부 절개부(193)에 각각 거의 평행한 한 쌍의 빗변을 가지고 있다.
따라서, 화소 전극(190)의 하반면은 하부 절개부(191)에 의하여 두 개의 영역으로 나누어지고, 상반면 또한 상부 절개부(193)에 의하여 두 개의 영역으로 분할된다. 이 때, 영역의 수효 또는 절개부의 수효는 화소의 크기, 화소 전극의 가로변과 세로 변의 길이 비, 액정층(3)의 종류나 특성 등 설계 요소에 따라서 달라진다.
보호막(180)의 복수의 돌기(180a-180c)는 대응하는 화소 전극(190)의 절개부(191-913)를 향해 각각 뻗어 있고, 이미 설명한 바와 같이, 이들 돌기(180a-180c)의 경계와 절개부(191-193)의 경계는 실질적으로 동일한 것이 좋다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분 및 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
다음, 도 2 내지 도 4b를 참고로 하여, 공통 전극 표시판(200)에 대하여 설명한다.
투명한 유리 등으로 이루어진 절연 기판(210) 위에 빛샘을 방지하기 위한 블랙 매트릭스라고 하는 차광 부재(220)가 형성되어 있으며 차광 부재(220)는 화소 전극(190)과 마주보며 화소 전극(190)과 거의 동일한 모양을 가지는 복수의 개구부를 가지고 있다. 이와는 달리 차광 부재(220)는 데이터선(171)에 대응하는 부분과 박막 트랜지스터에 대응하는 부분으로 이루어질 수도 있다.
기판(210) 위에는 또한 복수의 색필터(230)가 형성되어 있으며 차광 부재(230)로 둘러싸인 영역 내에 대부분 위치한다. 색필터(230)는 화소 전극(190)을 따라서 세로 방향으로 길게 뻗을 수 있다. 색필터(230)는 적색, 녹색 및 청색 등의 원색 중 하나를 표시할 수 있다.
색필터(230)의 위에는 덮개막(250)이 형성되어 있다.
덮개막(250)의 위에는 ITO, IZO 등의 투명한 도전체 따위로 이루어진 공통 전극(270)이 형성되어 있다.
공통 전극(270)은 복수 벌의 절개부(271-273) 집합을 가진다.
한 벌의 절개부(271-273)는 하나의 화소 전극(190)과 마주 보며 하부 절개부(271), 중앙 절개부(272) 및 상부 절개부(273)를 포함한다. 절개부(271-273) 각각은 화소 전극(190)의 인접 절개부(191-193) 사이 또는 절개부(191, 193)와 화소 전극(190)의 빗변 사이에 배치되어 있다. 또한, 각 절개부(271-273)는 화소 전극(190)의 하부 절개부(191) 또는 상부 절개부(193)와 평행하게 뻗은 적어도 하나의 사선부를 포함하며, 서로 평행한 인접한 두 절개부(271-273, 191-193) 또는 그 사선부, 빗변 및 화소 전극(190)의 빗변 중 인접한 둘 사이의 거리는 모두 실질적으로 같다.
하부 및 상부 절개부(271, 273) 각각은 대략 화소 전극(190)의 왼쪽 변에서 위쪽 또는 아래쪽 변을 향하여 뻗은 사선부, 그리고 사선부의 각 끝에서부터 화소 전극(190)의 변을 따라 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 가로부 및 세로부를 포함한다.
중앙 절개부(272)는 대략 화소 전극(190)의 왼쪽 변에서부터 화소 전극(190)의 중앙부를 따라 가로 방향으로 뻗어 있는 중앙 가로부, 이 중앙 가로부의 끝에서 중앙 가로부와 빗각을 이루며 화소 전극(190)의 오른쪽 변을 향하여 뻗은 한 쌍의 사선부, 그리고 사선부의 각 끝에서부터 화소 전극(190)의 오른쪽 변을 따라 오른쪽 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 종단 세로부를 포함한다.
절개부(271-273)의 수효는 설계 요소에 따라 달라질 수 있으며, 차광 부재(220)가 절개부(271-273)와 중첩하여 절개부(271-273) 부근의 빛샘을 차단할 수 있다.
표시판(100, 200)의 안쪽 면에는 수직 배향막이 도포되어 있을 수 있고, 바깥쪽 면에는 편광판이 구비되어 있을 수 있다. 두 편광판의 투과축은 직교하며 이중 한 투과축은 게이트선(121)에 대하여 나란할 수 있다. 반사형 액정 표시 장치의 경우에는 두 개의 편광판 중 하나가 생략될 수 있다.
액정 표시 장치는 액정층(3)의 위상 지연을 보상하기 위한 적어도 하나의 지연 필름을 포함할 수 있다.
액정층(3)의 액정 분자(320)는 그 장축이 두 표시판(100, 200)의 표면에 대 하여 수직을 이루도록 배향되어 있고, 액정층(3)은 음의 유전율 이방성을 가진다.
절개부(191-193, 271-273)는 액정층(3)의 액정 분자(320)가 기울어지는 방향을 제어한다. 즉, 인접하는 절개부(191-193, 271-273)에 의하여 정의되거나 절개부(271-273)와 화소 전극(190)의 빗변에 의하여 정의되는 각 도메인 내에 있는 액정 분자(320)는 절개부(191-193, 271-273)의 길이 방향에 대하여 수직을 이루는 방향으로 기울어진다. 각 도메인의 가장 긴 변 2개는 거의 나란하고 게이트선(121)과 약 45도를 이룬다.
이와 같은 절개부(191-193)와 돌기(180a-180c)는 화소 전극(190)과 공통 전극(270) 사이에 생성되는 수직 방향의 전계에 수평 방향의 성분을 만들어 액정층(3)의 액정 분자들(320)이 넘어지는 방향을 결정해 준다. 절개부(191-193)와 돌기(180a-180c)를 중심으로 양쪽의 액정 분자들(320)이 반대 방향으로 넘어지며, 절개부(191-193)와 돌기(180a-180c)들이 서로 수직을 이루는 부분들을 가지므로 액정 분자들(320)이 모두 4 방향으로 기울어지며 이에 따라 시야각이 넓어진다.
적어도 하나의 절개부(191-193, 271-273)는 돌기나 함몰부로 대체할 수 있다.
절개부(191-193, 271-273)의 모양 및 배치는 변형될 수 있다.
도 1 내지 도 4b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 5 내지 도 14b와 앞서의 도 1 내지 도 4b를 참고로 하여 상세히 설명한다.
도 5, 도 8 및 도 14는 각각 도 1 내지 도 4b에 도시한 박막 트랜지스터표 시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 6a 및 도 6b는 각각 도 5의 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도이며, 도 7a 및 도 7b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도로서 도 6a 및 도 6b 다음 단계에서의 도면이다. 도 9a 및 도 9b는 각각 도 8의 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도이고, 도 10a 및 도 10b는 각각 도 8의 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도로서 도 9a 및 도 9b 다음 단계에서의 도면이다. 또한 도 11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이고, 도 12a 및 도 12b는 각각 도 11a 및 도 11b 다음 단계에서의 도면이고, 도 13a 및 도 13b는 각각 도 12a 및 도 12b 다음 단계에서의 도면이다. 또한 도 15a 및 도 15b는 각각 도 14의 박막 트랜지스터 표시판을 XVa-XVa'선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서 도 13a 및 도 13b 다음 단계에서의 도면이다.
먼저, 도 5 내지 6b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 형성한다.
다음, 도 7a 및 도 7b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속 하여 적층한다. 이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(70)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 광마스크(도시하지 않음)를 통하여 감광막(70)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 7a 및 도 7b에서 감광막(70)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 72와 74로 나타내었고 영역(C)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(72)과 제2 부분(74)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(74)의 두께를 제1 부분(72)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투과 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(72, 74)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 8 내지 도 9b에 도시한 바와 같은 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165, 167), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151) 및 복수의 섬형 반도체(157)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 채널 영역(B)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(B)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거, 그리고
(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
감광막의 제2 부분(74)을 제거할 때 감광막의 제1 부분(72)의 두께가 줄겠지만, 감광막의 제2 부분(74)의 두께가 감광막의 제1 부분(72)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(72)이 제거되지는 않는다.
적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(74)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(74) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(72)을 동시에 제거할 수 있다.
도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하여 제거한다.
이어 도 10a 및 도 10b에 도시한 바와 같이, 데이터선(171), 드레인 전극 (175) 및 유지 축전기용 도전체(177) 위에 보호막(180)을 적층한 다음, 그 위에 감광막(40)을 도포하고 그 위에 광마스크(50)를 정렬한다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)으로 이루어지며, 차광층(52)의 폭이 일정 폭 이상 없는 투과 영역(D)과 소정 폭 이상 차광층(52)이 있는 차광 영역(E), 그리고 차광층(52)의 폭 또는 간격이 소정 값 이하인 슬릿형 반투과 영역(F)을 포함한다.
반투과 영역(F)은 드레인 전극(175)의 확장부의 가장자리 일부분 및 유지 축전기용 도전체(177)의 가장자리 일부분과 마주보고, 투과 영역(D)은 게이트선(121)의 끝 부분과 데이터선(171)의 끝 부분 및 대략 게이트선(121)과 드레인선(171)으로 둘러싸인 영역 중 일부 영역과 마주보며, 그 외의 부분은 차광 영역(E)과 마주본다.
이러한 광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면 도 11a 및 도 11b에 도시한 바와 같이, 두께가 두꺼운 제1 부분(42)과 얇은 제2 부분(46)이 남는데, 이는 도 10a 및 도 10b에서 빗금친 부분을 제외한 나머지 부분에 해당한다.
이어 도 12a 및 도 12b에 도시한 바와 같이, 남은 감광막(42, 46)을 식각 마스크로 하여 보호막(180)을 식각하여 데이터선(171)의 끝 부분(179)을 드러내는 접촉 구멍(182)과 드레인 전극(175)의 일부와 유지 축전기용 도전체(177)의 일부를 드러내고 대략 게이트선(121)과 데이터선(171)으로 에워싸인 영역 중 일부 영역에서 게이트 절연막을(140) 드러내는 복수의 개구부(187)의 상부 측벽을 형성한다. 다음, 연속해서 드러난 게이트 절연막(140)을 식각하여 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(181)과 복수의 개구부(187)를 형성한다.
이때, 감광막(42, 46)이 식각되지 않은 조건으로 식각을 수행하며 보호막(180)이 감광막(42, 46) 아래로 언더컷되도록 하는 것이 바람직하다. 또한 이때 보호막(180)이 완전히 제거되지 않고 남아 있을 수도 있으며, 반대로 게이트 절연막(140)도 어느 정도 두께까지 식각될 수 있다.
다음, 도 13a 및 도 13b에 도시한 바와 같이, 감광막(46)이 모두 제거될 때까지 감광막(42, 46)을 애싱한 후, 남은 감광막(42)을 마스크로 하여 감광막(46) 하부에 있던 보호막(180)을 식각한다. 이러한 애싱 공정에 의해 감광막(42)의 두께가 얇아진다. 이때, 드레인 전극(175)의 한 가장자리 일부와 유지 축전기용 도전체(177)의 한 가장자리 일부, 즉 도 3에서 빗금친 부분(A, B)의 게이트 절연막(140)은 식각되지 않고 남는다.
이어 도 14 내지 도 15b에 도시한 바와 같이, IZO 또는 ITO 또는 a-ITO 막을 스퍼터링으로 적층하여 투명 도전체막(90)을 형성한다. IZO의 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 다른 도전체와의 접촉 저항을 최소화하기 위해 바람직하다.
이때, 투명 도전체막(90)은 남은 감광막 부분(42) 위에 위치하는 제1 부분 (91)과 그 외의 곳에 위치하는 제2 부분(92)으로 이루어지는데 감광막 부분(42)의 두꺼운 두께로 인하여 감광막 부분(42)과 기타 부분의 단차가 심하고 이에 더하여 보호막(180)이 감광막(42) 아래로 언더컷되므로 투명 도전막(90)의 제1 부분(91)과 제2 부분(92)이 적어도 일부분 서로 분리되어 틈이 생기고 이에 따라 감광막 부분(42)의 측면이 적어도 일부분 노출된다.
드레인 전극(175)의 한 가장자리 일부와 유지 축전기용 도전체(177)의 한 가장자리 일부분이 게이트 절연막(140)으로 덮여 있으므로 기판(110)과 드레인 전극(175) 및 유지 축전기용 도전체(177)와의 단차가 줄어들어, 기판(110) 위에 형성된 화소 전극(190)과 드레인 전극(175) 및 유지 축전기용 도전체(177) 상의 화소 전극(190)의 연결이 끊어질 우려가 없다.
이어 기판(110)을 감광막 용제에 담그면 용제는 남은 감광막 부분(42)의 노출된 측면을 통하여 감광막(42)으로 침투하고 이에 따라 감광막 부분(42)이 제거된다. 이때, 감광막(42) 위에 위치하는 투명 도전막(90)의 제1 부분(91) 또한 감광막 부분(42)과 함께 떨어져 나가므로, 결국 투명 도전막(90)의 제2 부분(92)만이 남게 되며 이들은 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 이룬다(도 3과 도 4a 및 도 4b 참조).
다음 도 16을 참고로 하여, 화소 전극(190)의 절개부(191-193)와 이들 절개부(191-193)를 향해 뻗어 있는 보호막(180)의 돌기(180a-180)의 단면 구조에 대한 한 예를 살펴본다.
도 16은 본 발명의 한 실시예에 따라 형성되는 한 돌기(180a)의 단면도이다. 여기서 돌기(180a)는 보호막 부분(180)과 그 아래의 게이트 절연막 부분(140)을 포함한다.
도 16에서, L1은 화소 전극(190)의 절개부(191)의 단부와 인접한 돌기(180a)의 단부 사이의 거리이고, m은 돌기(180a)의 폭이고, L은 돌기(180a)를 사이에 둔 절개부(191)의 양 단부 사이의 거리이다. 또한 h1은 돌기(180a) 아래에 위치한 게이트 절연막 부분(140)의 높이이고, h2는 돌기(180a)의 보호막 부분(180)의 높이이다. 그리고 θ는 돌기(180a)의 경사각이다.
이때, L1의 길이와 경사각(θ)에 따라 돌기(180a)의 경사면에서 발생하는 빛샘 정도가 달라져 대비비(contrast ratio)가 바뀐다.
다음, 도 17a 내지 도 18c를 참고로 하여 L1과 경사각(θ)의 변화에 따라 달라지는 빛샘 정도를 살펴본다.
도 17a 내지 도 17c는 본 발명의 한 실시예에서 L1의 변화에 따른 투과율의 변화를 나타내는 도면이고, 도 18a 내지 도 18c는 본 발명의 한 실시예에서 경사각(θ)의 변화에 따른 투과율의 변화를 나타내는 도면이다.
도 17a 내지 도 17c에 도시한 바와 같이, L1이 짧아져 L의 길이가 짧아질 수록 돌기(180a)의 경사면에서 빛샘이 발생하는 영역(W)이 줄어들어, 대비비가 향상됨을 알 수 있다. 이때, L의 범위는 약 4㎛ 내지 8㎛이다.
또한 도 18a 내지 도 18c에 도시한 바와 같이, 돌기(180a)의 경사각(θ)이 작을수록 빛샘 발생 영역(W)이 줄어듦을 알 수 있다. 이때, 경사각(θ)의 범위는 약 25° 내지 90°이다.
반면에, 게이트 절연막(140)의 높이(h1)는 약 4000ű1500Å의 범위 내에서는 대비비에 커다란 영향을 미치지 않지만, 약 4000Å이하가 좋고, 보호막(180)의 높이(h2)는 약 2000Å 이하가 좋다.
화소 영역의 개구율을 증가시켜 휘도를 개선하기 위해서는 돌기(180a)의 폭을 최소 폭으로 적용할 수 있다. 한 예로, 약 1㎛ 이하로 설계할 수도 있다.
이러한 것들을 조합할 때, 가장 최적의 돌기형상을 도 19에 도시한다. 도 19는 본 발명의 한 실시예에 따른 최적의 돌기에 대한 단면도이다.
도 19에 도시한 바와 같이, 화소 전극의 절개부와 이에 대응하는 보호막의 돌기의 경계가 일치하고, 돌기의 경사각(θ)은 약 45°이하가 좋다. 또한, 돌기의 폭은 각각 약 4㎛이하가 좋으며, 돌기의 높이(L)는 약 6000Å이하가 좋다.
이상에서 설명한 바와 같이 본 발명에 따르면 드레인 전극과 화소 전극을 연결하는 접촉구 및 화소 전극을 동시에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다. 따라서 박막 트랜지스터 표시판의 제조 시간과 비용을 절감할 수 있다.
또한 화소 전극의 절개부 사이에 절연막으로 이루어진 돌기를 형성하여, 액정 분자들이 넘어지는 방향을 결정해줌으로써, 화면의 시야각이 향상된다.
또한 화소 전극과 돌기 사이의 간격은 보호막 하부의 언더컷 정도에 따라 결정되므로, 화소 전극과 돌기 사이의 간격 조절이 용이하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발 명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (12)

  1. 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계,
    상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 제2 절연막을 증착하는 단계,
    상기 제2 절연막 위에 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 보호막과 상기 게이트 절연막을 식각함으로써 상기 드레인 전극의 적어도 일부와 상기 기판의 적어도 일부를 드러내는 보호막을 형성하는 단계,
    투명 도전막을 증착하는 단계, 그리고
    상기 제1 감광막 패턴을 제거하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하고,
    상기 화소 전극은 적어도 하나의 절개부를 가지고 있는
    박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 보호막은 상기 적어도 하나의 절개부를 향해 뻗어 있는 적어도 하나의 돌기를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 적어도 하나의 절개부의 단부와 상기 돌기의 단부 사이의 거리는 4㎛ 내지 8㎛의 범위를 갖는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 돌기의 경사각은 25° 내지 90°의 범위를 갖는 박막 트랜지스터 표시판의 제조 방법.
  5. 제4항에서,
    상기 돌기의 폭은 1㎛이하인 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 투명 도전막 중 상기 제1 감광막 패턴 위에 위치한 부분은 상기 제1 감광막 패턴을 제거할 때 리프트-오프 방식으로 제거되는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 화소 전극의 적어도 일부분이 상기 기판과 접하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제1항에서,
    상기 보호막을 형성하는 단계는 상기 데이터선의 끝부분을 드러내는 접촉 구멍을 형성하고, 상기 접촉 구멍을 통하여 상기 데이터선의 끝부분과 연결되어 있는 접촉 보조 부재를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 화소 전극과 상기 접촉 보조 부재는 동시에 형성하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제1항에서,
    상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계는,
    상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계,
    상기 데이터 도전층 위에 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비 정질 규소층 및 상기 진성 비정질 규소층을 연속하여 식각함으로써 데이터 도전체, 불순물 반도체층 및 진성 반도체층을 형성하는 단계,
    상기 제2 감광막 패턴을 변화시켜 제3 감광막 패턴을 형성하는 단계,
    상기 제3 감광막 패턴을 마스크로 하여 상기 데이터 도전체 및 상기 불순물 반도체층을 식각하여 상기 데이터선 및 상기 드레인 전극과 상기 저항성 접촉 부재를 형성하는 단계
    를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 제2 감광막 패턴은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제1항에서,
    데이터선 및 드레인 전극을 형성하는 단계는 상기 게이트선의 일부분과 중첩되어 있는 유지 축전기용 도전체를 형성하는 단계를 포함하는 박막 트랜지스터 표판의 제조 방법.
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