KR20060072223A - Method of fabricating mim(metal-insulator-metal) capacitor - Google Patents

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Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터의 제조 방법은, 반도체 기판 위의 절연막 위에 하부 금속 전극막 및 유전체막을 순차적으로 형성하는 단계와, 유전체막 위에 제1 마스크막 패턴을 형성하는 단계와, 제1 마스크막 패턴을 식각마스크로 한 식각공정으로 하부 금속 전극막 패턴 및 유전체막 패턴을 형성하는 단계와, 제1 마스크막 패턴을 제거하는 단계와, 하부 금속 전극막 패턴 및 유전체막 패턴을 덮는 제1 절연막을 형성하는 단계와, 제1 절연막 위에 유전체막 패턴의 일부 표면 위의 제1 절연막 표면을 노출시키는 제2 마스크막 패턴을 형성하는 단계와, 제2 마스크막 패턴을 식각마스크로 한 식각공정으로 제1 절연막의 노출부분을 제거하여 유전체막 패턴의 일부 표면을 노출시키는 트랜치를 형성하는 단계와, 제2 마스크막 패턴을 제거하는 단계와, 그리고 트랜치를 상부 금속 전극막 패턴으로 채우는 단계를 포함한다.The method of manufacturing a metal-insulator-metal (MIM) capacitor of the present invention includes the steps of sequentially forming a lower metal electrode film and a dielectric film on an insulating film on a semiconductor substrate, and forming a first mask film pattern on the dielectric film; Forming a lower metal electrode layer pattern and a dielectric layer pattern by an etching process using the first mask layer pattern as an etch mask, removing the first mask layer pattern, and forming the lower metal electrode layer pattern and the dielectric layer pattern Forming a covering first insulating film, forming a second mask film pattern exposing the surface of the first insulating film over a portion of the dielectric film pattern on the first insulating film, and forming the second mask film pattern as an etching mask. Removing the exposed portion of the first insulating layer by an etching process to form a trench for exposing a portion of the surface of the dielectric layer pattern; and removing the second mask layer pattern. And, and a step for filling the trench to the upper metal electrode film pattern.

금속-절연체-금속(MIM) 커패시터, 반사방지막, SION막Metal-Insulator-Metal (MIM) Capacitors, Anti-reflective Film, SION Film

Description

금속-절연체-금속 커패시터의 제조 방법{Method of fabricating MIM(Metal-Insulator-Metal) capacitor}Method of manufacturing metal-insulator-metal capacitors {Method of fabricating Metal-Insulator-Metal capacitor}

도 1 내지 도 5는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 5 are cross-sectional views illustrating a conventional method of manufacturing a metal-insulator-metal capacitor.

도 6 내지 도 10은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a metal-insulator-metal capacitor according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a metal-insulator-metal (hereinafter, MIM) capacitor.

도 1 내지 도 5는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 5 are cross-sectional views illustrating a conventional method of manufacturing a metal-insulator-metal capacitor.

먼저 도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 Ti/Al/TiN막으로 이루어지는 하부 금속 전극막(120/130/140)을 형성한다. 다음에 하부 금속 전극막(120/130/140) 위에 SiN막으로 이루어지는 유전체막(150)을 형성하고, 그 위 에 TiN막으로 이루어지는 상부 금속 전극막(160)을 형성한다. 다음에 상부 금속 전극막(160) 위에 제1 마스크막 패턴(170)을 형성한다. 제1 마스크막 패턴(170)은 상부 금속 전극막 패턴이 형성될 부분을 덮고 나머지 부분은 노출시키는 포토레지스트막패턴으로 형성할 수 있다.First, referring to FIG. 1, a lower metal electrode film 120/130/140 formed of a Ti / Al / TiN film is formed on an insulating film 110 on a semiconductor substrate 100. Next, a dielectric film 150 made of a SiN film is formed on the lower metal electrode films 120/130/140, and an upper metal electrode film 160 made of a TiN film is formed thereon. Next, a first mask layer pattern 170 is formed on the upper metal electrode layer 160. The first mask layer pattern 170 may be formed as a photoresist layer pattern covering a portion where the upper metal electrode layer pattern is to be formed and exposing the remaining portion.

다음에 도 2를 참조하면, 제1 마스크막 패턴(170)을 식각마스크로 한 식각공정으로 상부 금속 전극막(160)의 노출부분을 제거하여 상부 금속 전극막 패턴(161)을 형성한다. 이때 식각 대상인 상부 금속 전극막(도 1의 160)과 유전체막(150) 사이의 낮은 식각 선택비로 인하여 식각되지 않고 남는 유전체막(150)의 두께를 조정하기가 용이하지 않으며, 이에 따라 측면에 금속 부산물(171)이 잔존할 수 있다.Next, referring to FIG. 2, an exposed portion of the upper metal electrode layer 160 is removed by an etching process using the first mask layer pattern 170 as an etching mask to form the upper metal electrode layer pattern 161. At this time, due to the low etching selectivity between the upper metal electrode layer (160 of FIG. 1) and the dielectric layer 150 as an etching target, it is not easy to adjust the thickness of the remaining dielectric layer 150 without being etched. By-product 171 may remain.

다음에 도 3을 참조하면, 전면에 반사방지(ARC; Anti Reflective Coating)막으로서 SION막(180)을 형성한다. 이 SION막(180)은 상부 금속 전극막 패턴(161) 형성을 위한 식각시 유전체막(150)이 불균일하게 남아 있으므로, 후속의 포토리소그라피 공정을 원활하게 수행하기 위하여 필요한 막이다. 다음에 SION막(180) 위에 제2 마스크막 패턴(190)을 포토레지스트막으로 형성한다.Next, referring to FIG. 3, a SION film 180 is formed on the entire surface as an anti reflective coating (ARC) film. Since the dielectric film 150 remains uneven during etching for forming the upper metal electrode film pattern 161, the SION film 180 is a film required for smoothly performing a subsequent photolithography process. Next, a second mask layer pattern 190 is formed on the SION layer 180 as a photoresist layer.

다음에 도 4를 참조하면, 제2 마스크막 패턴(190)을 식각마스크로 한 식각공정으로 SION막(도 3의 180), 유전체막(도 3의 150), 하부 금속 전극막(도 3의 120/130/140)의 노출부분을 순차적으로 제거하여, 하부 금속 전극막 패턴(121/131/141), 유전체막 패턴(151), 상부 금속 전극막 패턴(161) 및 SION막 패턴(181)이 순차적으로 적층되는 구조를 형성한다.Next, referring to FIG. 4, the SION film (180 in FIG. 3), the dielectric film (150 in FIG. 3), and the lower metal electrode film (in FIG. 3) are etched using the second mask layer pattern 190 as an etching mask. The exposed portions of the 120/130/140 are sequentially removed, so that the lower metal electrode film pattern 121/131/141, the dielectric film pattern 151, the upper metal electrode film pattern 161, and the SION film pattern 181 are removed. This sequentially stacked structure is formed.

다음에 도 5를 참조하면, 전면에 층간절연막(210)을 형성하고, 통상의 비아 홀 형성 공정을 수행하여 하부 금속 전극막 패턴(121/131/141)의 일부 표면을 노출시키는 제1 비아홀(220)과, 상부 금속 전극막 패턴(161)의 일부 표면을 노출시키는 제2 비아홀(230)을 형성한다. 그리고 제1 비아홀(220) 및 제2 비아홀(230) 내부를, 예컨대 텅스텐과 같은 금속막으로 채워서 제1 비아컨택(240) 및 제2 비아컨택(250)을 형성한다. 다음에 도시하지는 않았지만, 제1 비아컨택(240) 및 제2 비아컨택(250)에 연결되는 하부 금속 전극막 배선(미도시) 및 상부 금속 전극막 배선(미도시)을 형성한다.Next, referring to FIG. 5, the first via hole exposing the surface of the lower metal electrode layer pattern 121/131/141 by forming an interlayer insulating layer 210 on the entire surface and performing a conventional via hole forming process ( 220 and a second via hole 230 exposing a portion of the upper metal electrode layer pattern 161. The first via contact 240 and the second via contact 250 may be formed by filling the inside of the first via hole 220 and the second via hole 230 with a metal film such as tungsten. Although not shown, a lower metal electrode film wire (not shown) and an upper metal electrode film wire (not shown) are formed to be connected to the first via contact 240 and the second via contact 250.

그런데 이와 같은 종래의 MIM 커패시터의 제조 방법은, 도 2를 참조하여 설명한 바와 같이, 상부 금속 전극막(도 1의 160)과 유전체막(150) 사이의 낮은 식각선택비로 인하여 식각되지 않고 남는 유전체막(150)의 두께를 조정하기가 용이하지 않으며, 이에 따라 측면에 금속 부산물(171)이 잔존할 수 있다. 이와 같은 금속 부산물(171)은 누설 전류의 원인이 되어 소자의 동작 성능을 열화시킬 수 있다는 문제를 발생시킨다. 이 외에도 상부 금속 전극막 패턴(161) 형성을 위한 식각시 유전체막(150)이 불균일하게 남아 있으므로, 후속의 포토리소그라피 공정을 원활하게 수행하기 위하여 ARC막으로서 SION막이 요구된다는 문제가 있다.However, the conventional method of manufacturing the MIM capacitor, as described with reference to FIG. 2, remains unetched due to the low etching selectivity between the upper metal electrode film 160 of FIG. 1 and the dielectric film 150. It is not easy to adjust the thickness of 150, and thus metal by-products 171 may remain on the side surfaces. Such metal by-products 171 cause a leakage current, thereby causing a problem of deterioration of operating performance of the device. In addition, since the dielectric film 150 remains uneven during etching for forming the upper metal electrode film pattern 161, there is a problem that a SION film is required as an ARC film to smoothly perform a subsequent photolithography process.

본 발명이 이루고자 하는 기술적 과제는 금속 부산물의 발생을 억제할 수 있고, ARC막이 필요하지 않는 MIM 커패시터의 제조 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a method of manufacturing a MIM capacitor that can suppress the generation of metal by-products and does not require an ARC film.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,In order to achieve the above technical problem, a method of manufacturing a MIM capacitor according to the present invention,

반도체 기판 위의 절연막 위에 하부 금속 전극막 및 유전체막을 순차적으로 형성하는 단계;Sequentially forming a lower metal electrode film and a dielectric film on the insulating film over the semiconductor substrate;

상기 유전체막 위에 제1 마스크막 패턴을 형성하는 단계;Forming a first mask layer pattern on the dielectric layer;

상기 제1 마스크막 패턴을 식각마스크로 한 식각공정으로 하부 금속 전극막 패턴 및 유전체막 패턴을 형성하는 단계;Forming a lower metal electrode layer pattern and a dielectric layer pattern by an etching process using the first mask layer pattern as an etching mask;

상기 제1 마스크막 패턴을 제거하는 단계;Removing the first mask layer pattern;

상기 하부 금속 전극막 패턴 및 유전체막 패턴을 덮는 제1 절연막을 형성하는 단계;Forming a first insulating film covering the lower metal electrode film pattern and the dielectric film pattern;

상기 제1 절연막 위에 상기 유전체막 패턴의 일부 표면 위의 제1 절연막 표면을 노출시키는 제2 마스크막 패턴을 형성하는 단계;Forming a second mask layer pattern on the first insulating layer to expose a surface of the first insulating layer on a portion of the dielectric layer pattern;

상기 제2 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 제1 절연막의 노출부분을 제거하여 상기 유전체막 패턴의 일부 표면을 노출시키는 트랜치를 형성하는 단계;Forming a trench for exposing a portion of the surface of the dielectric layer pattern by removing an exposed portion of the first insulating layer by an etching process using the second mask layer pattern as an etching mask;

상기 제2 마스크막 패턴을 제거하는 단계; 및Removing the second mask layer pattern; And

상기 트랜치를 상부 금속 전극막 패턴으로 채우는 단계를 포함하는 것을 특징으로 한다.And filling the trench with an upper metal electrode layer pattern.

상기 유전체막은 SiN막으로 형성하고, 상기 상부 금속 전극막 패턴은 TiN막으로 형성할 수 있다.The dielectric film may be formed of a SiN film, and the upper metal electrode film pattern may be formed of a TiN film.

이 경우 상기 제1 절연막은 산화막으로 형성할 수 있다.In this case, the first insulating film may be formed of an oxide film.

상기 트랜치를 상부 금속 전극막 패턴으로 채우는 단계는, 상기 트랜치가 매립되도록 상부 금속 전극막을 형성하는 단계; 및 상기 제1 절연막이 노출될 때까지 평탄화공정을 수행하여 상기 유전체막 패턴 위에 상기 상부 금속 전극막 패턴을 형성하는 단계를 포함할 수 있다.The filling of the trench with the upper metal electrode layer pattern may include forming an upper metal electrode layer to fill the trench; And forming the upper metal electrode layer pattern on the dielectric layer pattern by performing a planarization process until the first insulating layer is exposed.

본 발명에 있어서, 트랜치를 상부 금속 전극막 패턴으로 채우는 단계 후에는,In the present invention, after the filling of the trench with the upper metal electrode film pattern,

상기 제1 절연막 및 상부 금속 전극막 패턴 위에 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film and the upper metal electrode film pattern;

상기 제2 절연막 및 제1 절연막을 관통하여 상기 하부 금속 전극막 패턴의 일부 표면을 노출시키는 제1 비아홀과, 상기 제2 절연막을 관통하여 상기 상부 금속 전극막 패턴의 일부 표면을 노출시키는 제2 비아홀을 형성하는 단계;A first via hole penetrating the second insulating film and the first insulating film to expose a portion of the lower metal electrode film pattern, and a second via hole penetrating the second insulating film and exposing a portion of the upper metal electrode film pattern Forming a;

상기 제1 비아홀 및 제2 비아홀 내부를 금속막으로 채워 제1 비아컨택 및 제2 비아컨택을 형성하는 단계; 및 상기 제1 비아컨택 및 제2 비아컨택에 각각 전기적으로 연결되는 제1 금속 배선막 및 제2 금속 배선막을 형성하는 단계를 더 포함할 수 있다.Filling the first via hole and the second via hole with a metal film to form a first via contact and a second via contact; And forming a first metal interconnection film and a second metal interconnection film electrically connected to the first via contact and the second via contact, respectively.

상기 하부 금속막은 TiN/Al/TiN막으로 형성할 수 있다.The lower metal film may be formed of a TiN / Al / TiN film.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 6 내지 도 10은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a metal-insulator-metal capacitor according to the present invention.

먼저 도 6을 참조하면, 실리콘 기판과 같은 반도체 기판(300) 위의 절연막(310) 위에 제1 장벽금속층(320), 하부 금속 전극막(330), 제2 장벽금속층(340) 및 유전체막(350)을 순차적으로 형성한다. 제1 장벽금속층(320) 및 제2 장벽금속층(340)은 얇은 두께의 TiN막으로 형성할 수 있다. 하부 금속 전극막(330)은 Al막으로 형성할 수 있다. 그리고 유전체막(350)은 SiN막으로 형성할 수 있다. 다음에 유전체막(350) 위에 제1 마스크막 패턴(370)을 형성한다. 제1 마스크막 패턴(370)은 포토레지스트막으로 형성할 수 있다. 제1 마스크막 패턴(370)은 하부 금속 전극막 패턴 및 유전체막 패턴을 형성하기 위한 것이다. 상기 제1 마스크막 패턴(370)을 포토레지스트막으로 형성하는 경우, 하부의 유전체막(350), 예컨대 SiN막이 균일하게 분포되어 있으므로 반사방지막이 불필요하다.First, referring to FIG. 6, a first barrier metal layer 320, a lower metal electrode layer 330, a second barrier metal layer 340, and a dielectric layer may be formed on an insulating layer 310 on a semiconductor substrate 300 such as a silicon substrate. 350 are formed sequentially. The first barrier metal layer 320 and the second barrier metal layer 340 may be formed of a thin TiN film. The lower metal electrode film 330 may be formed of an Al film. The dielectric film 350 may be formed of a SiN film. Next, a first mask layer pattern 370 is formed on the dielectric layer 350. The first mask layer pattern 370 may be formed of a photoresist layer. The first mask layer pattern 370 is to form a lower metal electrode layer pattern and a dielectric layer pattern. When the first mask layer pattern 370 is formed of a photoresist layer, an anti-reflective layer is unnecessary because the lower dielectric layer 350, for example, the SiN layer is uniformly distributed.

다음에 도 7을 참조하면, 상기 제1 마스크막 패턴(도 6의 370)을 식각마스크로 한 식각공정을 수행하여 유전체막(도 6의 350), 제2 장벽금속층(도 6의 340), 하부 금속 전극막(도 6의 330) 및 제1 장벽금속층(도 6의 320)의 노출부분을 순차적으로 제거한다. 그러면 도시된 바와 같이, 절연막(310) 위에 제1 장벽금속층 패턴(321), 하부 금속 전극막 패턴(331), 제2 장벽금속층 패턴(341) 및 유전체막 패턴(351)이 순차적으로 적층되는 구조체가 만들어진다. 이 구조체를 형성한 후에는 제1 마스크막 패턴(도 6의 370)을 제거한다.Next, referring to FIG. 7, an etching process using the first mask layer pattern 370 of FIG. 6 as an etching mask is performed to form a dielectric film (350 of FIG. 6), a second barrier metal layer (340 of FIG. 6), The exposed portions of the lower metal electrode film 330 of FIG. 6 and the first barrier metal layer 320 of FIG. 6 are sequentially removed. Then, as shown, a structure in which the first barrier metal layer pattern 321, the lower metal electrode layer pattern 331, the second barrier metal layer pattern 341 and the dielectric layer pattern 351 are sequentially stacked on the insulating layer 310. Is made. After the structure is formed, the first mask film pattern 370 of FIG. 6 is removed.

다음에 전면에 제1 절연막(380)을 형성한다. 제1 절연막(380)은 유전체막 패 턴(351)과의 식각선택비가 충분한 물질로 형성한다. 예컨대 유전체막 패턴(351)이 SiN막인 경우, 제1 절연막(380)은 산화막으로 형성할 수 있다. 다음에 제1 절연막(380) 위에 제2 마스크막 패턴(390)을 형성한다. 제2 마스크막 패턴(390)은 포토레지스트막으로 형성할 수 있다. 제2 마스크막 패턴(390)은 상부 금속 전극막 패턴이 형성될 부분의 제1 절연막(380) 표면을 노출시키는 개구부를 갖는다.Next, a first insulating film 380 is formed over the entire surface. The first insulating layer 380 is formed of a material having sufficient etching selectivity with the dielectric layer pattern 351. For example, when the dielectric film pattern 351 is a SiN film, the first insulating film 380 may be formed of an oxide film. Next, a second mask film pattern 390 is formed on the first insulating film 380. The second mask layer pattern 390 may be formed of a photoresist layer. The second mask layer pattern 390 has an opening that exposes the surface of the first insulating layer 380 of the portion where the upper metal electrode layer pattern is to be formed.

다음에 도 8을 참조하면, 상기 제2 마스크막 패턴(도 7의 390)을 식각마스크로 한 식각공정을 수행하여, 유전체막 패턴(351)의 일부 표면이 노출될 때까지 제1 절연막(380)의 노출 부분을 제거한다. 그러면 도시된 바와 같이, 유전체막 패턴(351)을 노출시키는 트랜치(380a)가 만들어진다. 트랜치(380a)를 형성한 후에는 제2 마스크막 패턴(도 7의 390)을 제거한다. 상기 트랜치(380a) 형성을 위한 식각시, 앞서 언급한 바와 같이, 유전체막 패턴(351)과 식각대상인 제1 절연막(380)이 상호 충분한 식각선택비를 갖는 물질들로 형성되어 있으므로, 유전체막 패턴(351)의 식각 손실(loss)은 거의 없으며, 따라서 종래의 MIM 커패시터의 제조 방법이 갖고 있던 금속부산물은 발생하지 않는다. 다음에 이 트랜치(380a)가 매립되도록 상부 금속 전극막(360)을 형성한다. 상부 금속 전극막(360)은 TiN막으로 스퍼터링법을 사용하여 형성할 수 있다.Next, referring to FIG. 8, an etching process using the second mask layer pattern 390 of FIG. 7 as an etch mask is performed to expose the first insulating layer 380 until a part of the surface of the dielectric layer pattern 351 is exposed. ), Remove the exposed part. As shown, a trench 380a is formed to expose the dielectric film pattern 351. After the trench 380a is formed, the second mask layer pattern 390 of FIG. 7 is removed. As described above, when the trench 380a is formed, the dielectric film pattern 351 and the first insulating film 380 to be etched are formed of materials having sufficient etching selectivity. There is almost no etch loss of 351, and therefore, metal by-products of the conventional method of manufacturing a MIM capacitor do not occur. Next, the upper metal electrode film 360 is formed to fill the trench 380a. The upper metal electrode film 360 may be formed using a sputtering method with a TiN film.

다음에 도 9를 참조하면, 제1 절연막(380)의 상부 표면이 노출될 때까지 평탄화공정을 수행하여 트랜치(380a) 내에 매립되는 상부 금속 전극막 패턴(361)을 형성한다. 평탄화공정은 화학적기계적 평탄화(CMP) 방법을 사용하여 수행할 수 있다.Next, referring to FIG. 9, a planarization process is performed until the upper surface of the first insulating layer 380 is exposed to form an upper metal electrode layer pattern 361 embedded in the trench 380a. The planarization process can be performed using a chemical mechanical planarization (CMP) method.

다음에 도 10을 참조하면, 제1 절연막(380)의 노출 표면 및 상부 금속 전극막 패턴(361)의 상부 표면 위에 제2 절연막(381)을 형성한다. 그리고 소정의 마스크막 패턴(미도시)을 식각마스크로 한 식각공정을 수행하여, 제2 절연막(381) 및 제1 절연막(380)을 관통하여 하부 금속 전극막 패턴(331)의 일부 표면을 노출시키는 제1 비아홀(400)과, 제2 절연막(381)을 관통하여 상부 금속 전극막(361)의 일부 표면을 노출시키는 제2 비아홀(410)을 형성한다. 제1 비아홀(400) 및 제2 비아홀(410)을 형성한 후에는 상기 마스크막 패턴을 제거한다.Next, referring to FIG. 10, a second insulating film 381 is formed on the exposed surface of the first insulating film 380 and the upper surface of the upper metal electrode film pattern 361. An etching process using a predetermined mask layer pattern (not shown) as an etching mask is performed to expose a portion of the lower metal electrode layer pattern 331 through the second insulating layer 381 and the first insulating layer 380. The second via hole 410 is formed through the first via hole 400 and the second insulating film 381 to expose a portion of the upper metal electrode layer 361. After the first via hole 400 and the second via hole 410 are formed, the mask layer pattern is removed.

다음에 제1 비아홀(400) 및 제2 비아홀(410) 내부를 금속막, 예컨대 W막으로 채워서 하부 금속 전극막 패턴(331)에 연결되는 제1 비아컨택(420) 및 상부 금속 전극막 패턴(361)에 연결되는 제2 비아컨택(430)을 형성한다. 그리고 도면에 나타내지는 않았지만, 제1 비아컨택(420) 및 제2 비아컨택(430)에 각각 전기적으로 연결되는 제1 금속배선막(미도시) 및 제2 금속배선막(미도시)을 형성한다.Next, the first via contact 420 and the upper metal electrode film pattern (filled with a metal film, eg, a W film) are connected to the lower metal electrode film pattern 331 by filling the inside of the first via hole 400 and the second via hole 410. A second via contact 430 connected to 361 is formed. Although not shown in the drawings, a first metal wiring film (not shown) and a second metal wiring film (not shown) are electrically connected to the first via contact 420 and the second via contact 430, respectively. .

지금까지 설명한 바와 같이, 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법에 의하면, 식각 선택비가 낮은 유전체막 및 상부 금속 전극막 대신에 식각 선택비가 높은 유전체막 및 절연막에 대해 식각을 수행하므로, 종래의 상부 금속 전극막 패턴 형성시 발생하였던 금속 부산물의 발생을 억제할 수 있으며, 유전체막의 표면 상태가 양호한 상태에서 포토레지스트막 패턴을 형성하므로 반사방지막의 형성단계를 생략할 수 있다는 이점이 제공된다.As described so far, according to the method of manufacturing the metal-insulator-metal capacitor according to the present invention, the etching is performed on the dielectric film and the insulating film having the high etching selectivity instead of the dielectric film and the upper metal electrode film having the low etching selectivity. It is possible to suppress the generation of metal by-products generated during the formation of the conventional upper metal electrode film pattern, and the photoresist film pattern is formed in a state where the surface state of the dielectric film is good, so that the step of forming the anti-reflection film can be omitted. .

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (6)

반도체 기판 위의 절연막 위에 하부 금속 전극막 및 유전체막을 순차적으로 형성하는 단계;Sequentially forming a lower metal electrode film and a dielectric film on the insulating film over the semiconductor substrate; 상기 유전체막 위에 제1 마스크막 패턴을 형성하는 단계;Forming a first mask layer pattern on the dielectric layer; 상기 제1 마스크막 패턴을 식각마스크로 한 식각공정으로 하부 금속 전극막 패턴 및 유전체막 패턴을 형성하는 단계;Forming a lower metal electrode layer pattern and a dielectric layer pattern by an etching process using the first mask layer pattern as an etching mask; 상기 제1 마스크막 패턴을 제거하는 단계;Removing the first mask layer pattern; 상기 하부 금속 전극막 패턴 및 유전체막 패턴을 덮는 제1 절연막을 형성하는 단계;Forming a first insulating film covering the lower metal electrode film pattern and the dielectric film pattern; 상기 제1 절연막 위에 상기 유전체막 패턴의 일부 표면 위의 제1 절연막 표면을 노출시키는 제2 마스크막 패턴을 형성하는 단계;Forming a second mask layer pattern on the first insulating layer to expose a surface of the first insulating layer on a portion of the dielectric layer pattern; 상기 제2 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 제1 절연막의 노출부분을 제거하여 상기 유전체막 패턴의 일부 표면을 노출시키는 트랜치를 형성하는 단계;Forming a trench for exposing a portion of the surface of the dielectric layer pattern by removing an exposed portion of the first insulating layer by an etching process using the second mask layer pattern as an etching mask; 상기 제2 마스크막 패턴을 제거하는 단계; 및Removing the second mask layer pattern; And 상기 트랜치를 상부 금속 전극막 패턴으로 채우는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.And filling the trench with an upper metal electrode film pattern. 제 1항에 있어서, 상기 트랜치를 상부 금속 전극막 패턴으로 채우는 단계는,The method of claim 1, wherein the filling of the trench with an upper metal electrode layer pattern comprises: 상기 트랜치가 매립되도록 상부 금속 전극막을 형성하는 단계; 및Forming an upper metal electrode film to fill the trench; And 상기 제1 절연막이 노출될 때까지 평탄화공정을 수행하여 상기 유전체막 패턴 위에 상기 상부 금속 전극막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.And forming the upper metal electrode film pattern on the dielectric film pattern by performing a planarization process until the first insulating film is exposed. 제 2항에 있어서, 상기 트랜치를 상부 금속 전극막 패턴으로 채우는 단계 후에는,The method of claim 2, wherein after filling the trench with an upper metal electrode pattern, 상기 제1 절연막 및 상부 금속 전극막 패턴 위에 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film and the upper metal electrode film pattern; 상기 제2 절연막 및 제1 절연막을 관통하여 상기 하부 금속 전극막 패턴의 일부 표면을 노출시키는 제1 비아홀과, 상기 제2 절연막을 관통하여 상기 상부 금속 전극막 패턴의 일부 표면을 노출시키는 제2 비아홀을 형성하는 단계;A first via hole penetrating the second insulating film and the first insulating film to expose a portion of the lower metal electrode film pattern, and a second via hole penetrating the second insulating film and exposing a portion of the upper metal electrode film pattern Forming a; 상기 제1 비아홀 및 제2 비아홀 내부를 금속막으로 채워 제1 비아컨택 및 제2 비아컨택을 형성하는 단계; 및Filling the first via hole and the second via hole with a metal film to form a first via contact and a second via contact; And 상기 제1 비아컨택 및 제2 비아컨택에 각각 전기적으로 연결되는 제1 금속배선막 및 제2 금속배선막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.And forming a first metal wiring film and a second metal wiring film electrically connected to the first via contact and the second via contact, respectively. 제 1항 내지 제 3항중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 유전체막은 SiN막으로 형성하고, 상기 상부 금속 전극막 패턴은 TiN막 으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.And the dielectric film is formed of an SiN film, and the upper metal electrode film pattern is formed of a TiN film. 제 4항에 있어서,The method of claim 4, wherein 상기 제1 절연막은 산화막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.The first insulating film is formed of an oxide film, characterized in that the metal-insulator-metal capacitor manufacturing method. 제 4항에 있어서,The method of claim 4, wherein 상기 하부금속막은 TiN/Al/TiN막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.The lower metal film is a TiN / Al / TiN film manufacturing method of a metal-insulator-metal capacitor.
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