KR20060071479A - Method for manufacturing semiconductor device - Google Patents

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KR20060071479A
KR20060071479A KR1020040110075A KR20040110075A KR20060071479A KR 20060071479 A KR20060071479 A KR 20060071479A KR 1020040110075 A KR1020040110075 A KR 1020040110075A KR 20040110075 A KR20040110075 A KR 20040110075A KR 20060071479 A KR20060071479 A KR 20060071479A
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buffer oxide
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최익수
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Abstract

본 발명은 기판의 액티브 영역에 서로 다른 두께로 성장되는 성장 산화막에 기인하여 후속 버퍼 산화막 에치백 공정시 기판이 성장 산화막의 두께에 따라 서로 다른 두께로 손실되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것으로, 이를 위해 본 발명에서는 스토리지 노드 컨택 노드가 접속되는 제1 영역과, 비트라인 컨택 노드가 접속되는 제2 영역으로 정의되고, 상기 제1 및 제2 영역 간에는 게이트 전극이 형성되며, 상기 제1 및 제2 영역에는 각각 서로 다른 두께로 성장 산화막이 형성된 반도체 기판을 제공하는 단계와, 상기 게이트 전극을 포함하는 전체 구조 상부의 단차를 따라 완충 산화막을 증착하는 단계와, 상기 완충 산화막 상에 스페이서용 질화막을 증착하는 단계와, 상기 층간 절연막을 식각하여 상기 게이트 전극 간에 증착된 상기 스페이서용 질화막이 노출되는 랜딩 플러그 컨택을 형성하는 단계와, 상기 랜딩 플러그 컨택을 포함하는 전체 구조 상부에 버퍼 산화막을 증착하는 단계와, 상기 반도체 기판에 대한 식각 선택비가 적어도 3:1인 식각조건으로 제1 식각공정을 실시하여 상기 랜딩 플러그 컨택을 통해 노출되는 상기 스페이서용 질화막, 상기 완충 산화막 및 상기 성장 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계와, 상기 제1 식각공정보다 낮은 식각 선택비를 갖는 식각조건으로 제2 식각공정을 실시하여 상기 랜딩 플러그 컨택을 통해 노출되는 상기 반도체 기판을 리세스시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
According to the present invention, a method of manufacturing a semiconductor device capable of preventing a substrate from being lost at a different thickness according to the thickness of the growth oxide film during a subsequent buffer oxide etchback process due to the growth oxide film grown at different thicknesses in the active region of the substrate. The present invention relates to a first region to which a storage node contact node is connected and a second region to which a bit line contact node is connected, and a gate electrode is formed between the first and second regions. Providing a semiconductor substrate having a growth oxide film having a different thickness in each of the first and second regions, depositing a buffer oxide film along a step of an upper portion of the entire structure including the gate electrode, and depositing a buffer oxide film on the buffer oxide film. Depositing a nitride film for a spacer, and etching the interlayer insulating film to be deposited between the gate electrodes. Forming a landing plug contact to expose the nitride layer for the spacer; depositing a buffer oxide layer over the entire structure including the landing plug contact; and an etching condition in which the etching selectivity to the semiconductor substrate is at least 3: 1. Performing a first etching process to etch the spacer nitride film, the buffer oxide film, and the growth oxide film exposed through the landing plug contact to expose the semiconductor substrate; and an etching selectivity lower than that of the first etching process. And providing a second etching process under an etching condition having a recess to recess the semiconductor substrate exposed through the landing plug contact.

반도체 소자, 버퍼 산화막, 에치백 Semiconductor element, buffer oxide film, etch back

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE} Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}             

도 1은 종래기술에 따른 반도체 소자를 도시한 단면도.1 is a cross-sectional view showing a semiconductor device according to the prior art.

도 2a는 도 1에 도시된 'A' 부위를 확대하여 도시한 단면도.Figure 2a is an enlarged cross-sectional view showing a portion 'A' shown in FIG.

도 2b는 도 1에 도시된 'B' 부위를 확대하여 도시한 단면도.FIG. 2B is an enlarged cross-sectional view of a portion 'B' shown in FIG. 1. FIG.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법에 도시한 단면도.
3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 반도체 기판 11 : 게이트 산화막10 semiconductor substrate 11 gate oxide film

12 : 폴리 실리콘막 13 : 텅스텐층(또는, 텅스텐 실리사이드층)12 polysilicon film 13 tungsten layer (or tungsten silicide layer)

14 : 하드 마스크 15 : 게이트 전극14 hard mask 15 gate electrode

16 : 성장 산화막 17 : 완충 산화막16: growth oxide film 17: buffer oxide film

18 : 스페이서용 질화막 19 : 층간 절연막18: nitride film for spacer 19: interlayer insulating film

20 : 랜딩 플러그 컨택 21 : 버퍼 산화막
20: landing plug contact 21: buffer oxide film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, DRAM 소자에서 랜딩 플러그 컨택(Landing Plug Contact, LPC) 형성 후 진행되는 후속 연마공정 및/또는 식각공정으로부터 게이트 전극이 손상되는 것을 방지하기 위하여 게이트 전극을 덮도록 증착된 버퍼 산화막 에치백(Buffer Oxide Etch Back, BOEB) 공정에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to prevent a gate electrode from being damaged from a subsequent polishing process and / or an etching process performed after forming a landing plug contact (LPC) in a DRAM device. Buffer Oxide Etch Back (BOEB) process deposited to cover the electrode.

일반적으로, DRAM 소자에서는 반도체 기판의 액티브(active) 영역에 따라 이온주입공정시 주입되는 도펀트(dopant)의 종류, 이온주입에너지 및 도즈(dose)가 각각 다르게 진행된다. 이에 따라, 후속 열처리 공정에 의해 반도체 기판 상부 표면에 산화막(이하, '성장 산화막'이라 함)이 각각 다른 두께로 성장하게 된다. 특히, 도 1, 도 2a 및 도 2b에 도시된 바와 같이, 게이트 전극을 정의한 후 진행되는 할로 임플란트(halo implant)의 경우에는 비트라인 컨택(Bit line Contact, BLC)이 접속되는 액티브 영역에만 부분적으로 실시되기 때문에 후속 열처리 공정시 비트라인 컨택 노드가 접속되는 액티브 영역(도 2a참조)과 스토리지 노드 컨택(Storage Node Contact, SNC) 노드가 접속되는 액티브 영역(도 2b참조) 간에 성장되는 성장 산화막의 두께 차이는 현저하게 증가하게 된다. In general, in the DRAM device, the type of dopant, ion implantation energy, and dose which are implanted during the ion implantation process vary depending on the active region of the semiconductor substrate. Accordingly, an oxide film (hereinafter referred to as a 'growth oxide film') is grown to different thicknesses on the upper surface of the semiconductor substrate by a subsequent heat treatment process. In particular, as shown in FIGS. 1, 2A, and 2B, in the case of a halo implant that proceeds after defining the gate electrode, only the active region to which the bit line contact (BLC) is connected is partially provided. The thickness of the growth oxide film grown between the active region (see FIG. 2A) to which the bit line contact node is connected and the active region (see FIG. 2B) to which the storage node contact (SNC) node is connected during the subsequent heat treatment process. The difference is significantly increased.

이처럼 영역에 따른 성장 산화막의 두께 차이는 후속 셀 컨택을 완성하는 랜딩 플러그 컨택(Landing Plug Contact, LPC) 형성공정과 버퍼 산화막 에치백 공정을 거치면서 영역에 따라 기판이 서로 다른 두께로 손실되는 문제점을 야기시킨다. 보편적으로, 버퍼 산화막 에치백 공정에 의한 컨택 형성공정은 여러층의 막이 노출되기 때문에 선택비가 낮은 식각가스를 조합하여 질화막/산화막을 식각하고 있다. 그렇지만, 하부 공정에 기인한 두께 차이가 있는 경우에는 도 1, 도 2a 및 도 2b에 도시된 바와 같이 비트라인 컨택과 스토리지 노드 컨택 노드 간에 기판의 손실의 차이를 극복하기가 어렵다. 특히, 이러한 기판의 손실 차이가 나노(nano) 소자의 경우 얇은 접합영역(shallow junction) 구현에 있어서 큰 걸림돌로 작용하기도 한다. 이는 소자의 셀 컨택 저항의 불균일, 리프레쉬(refresh) 특성 저하 및 누설전류의 원인이 된다.
As such, the difference in the thickness of the growth oxide layer according to the region may cause the loss of substrates having different thicknesses depending on the region through a landing plug contact (LPC) forming process and a buffer oxide etch back process to complete subsequent cell contacts. Cause. In general, the contact forming process using the buffer oxide etchback process exposes multiple layers to etch the nitride film / oxide film by combining an etching gas having a low selectivity. However, if there is a thickness difference due to the lower process, it is difficult to overcome the difference in the loss of the substrate between the bit line contact and the storage node contact node as shown in FIGS. 1, 2A and 2B. In particular, such a difference in the loss of the substrate may act as a big obstacle in implementing a thin junction in the case of a nano device. This causes a nonuniformity of the cell contact resistance of the device, a decrease in refresh characteristics, and a leakage current.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 기판의 액티브 영역에 서로 다른 두께로 성장되는 성장 산화막에 기인하여 후속 버퍼 산화막 에치백 공정시 기판이 성장 산화막의 두께에 따라 서로 다른 두께로 손실되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
Therefore, the present invention has been proposed to solve the above-mentioned problems of the prior art, and due to the growth oxide film grown to different thicknesses in the active region of the substrate, the substrate may be formed according to the thickness of the growth oxide film during the subsequent buffer oxide etchback process. It is an object of the present invention to provide a method for manufacturing a semiconductor device, which can prevent the loss of the different thicknesses.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 스토리지 노드 컨택 노드가 접속되는 제1 영역과, 비트라인 컨택 노드가 접속되는 제2 영역으로 정의되고, 상기 제1 및 제2 영역 간에는 게이트 전극이 형성되며, 상기 제1 및 제2 영역 에는 각각 서로 다른 두께로 성장 산화막이 형성된 반도체 기판을 제공하는 단계와, 상기 게이트 전극을 포함하는 전체 구조 상부의 단차를 따라 완충 산화막을 증착하는 단계와, 상기 완충 산화막 상에 스페이서용 질화막을 증착하는 단계와, 상기 층간 절연막을 식각하여 상기 게이트 전극 간에 증착된 상기 스페이서용 질화막이 노출되는 랜딩 플러그 컨택을 형성하는 단계와, 상기 랜딩 플러그 컨택을 포함하는 전체 구조 상부에 버퍼 산화막을 증착하는 단계와, 상기 반도체 기판에 대한 식각 선택비가 적어도 3:1인 식각조건으로 제1 식각공정을 실시하여 상기 랜딩 플러그 컨택을 통해 노출되는 상기 스페이서용 질화막, 상기 완충 산화막 및 상기 성장 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계와, 상기 제1 식각공정보다 낮은 식각 선택비를 갖는 식각조건으로 제2 식각공정을 실시하여 상기 랜딩 플러그 컨택을 통해 노출되는 상기 반도체 기판을 리세스시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. According to an aspect of the present invention, a first region to which a storage node contact node is connected and a second region to which a bitline contact node are connected are defined, and a gate is formed between the first and second regions. Providing a semiconductor substrate having an electrode formed thereon and having a growth oxide film formed thereon at different thicknesses in the first and second regions, and depositing a buffer oxide film along a step of the entire structure including the gate electrode; And depositing a spacer nitride film on the buffer oxide film, etching the interlayer insulating film to form a landing plug contact to expose the spacer nitride film deposited between the gate electrodes, and the landing plug contact. Depositing a buffer oxide layer over the entire structure, wherein the etch selectivity to the semiconductor substrate is at least 3: 1 Etching the spacer nitride film, the buffer oxide film, and the growth oxide film to be exposed through the landing plug contact by performing a first etching process under a phosphorus etching condition to expose the semiconductor substrate, and lowering than the first etching process. And performing a second etching process under an etching condition having an etching selectivity to recess the semiconductor substrate exposed through the landing plug contact.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 일례로 DRAM 소자의 버퍼 옥사이드 에치백 공정을 도시한 단면도들이다. 여기서, 도시된 'A'는 스토리지 노드 컨택 노드가 접속되는 영역이고, 'B'는 비트라인 컨택 노드가 접속되는 영역이다. 3A through 3E are cross-sectional views illustrating a buffer oxide etch back process of a DRAM device to explain a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention. Here, 'A' is an area to which the storage node contact node is connected, and 'B' is an area to which the bit line contact node is connected.

도 3a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 반도체 구조물층 (미도시)이 형성된 반도체 기판(10) 상에 워드라인용 게이트 전극(15)을 형성한다. 여기서, 게이트 전극(15)은 도시된 바와 같이 게이트 산화막(11), 폴리 실리콘막(12), 텅스텐층(또는, 텅스텐 실리사이드층)(13) 및 하드 마스크(14)로 이루어진다. 또한, 반도체 구조물층은 접합영역 및 소자 분리막 등을 포함할 수 있다. As shown in FIG. 3A, a word line gate electrode 15 is formed on a semiconductor substrate 10 on which a semiconductor structure layer (not shown) is formed through a series of semiconductor manufacturing processes. Here, the gate electrode 15 includes a gate oxide film 11, a polysilicon film 12, a tungsten layer (or a tungsten silicide layer) 13, and a hard mask 14, as shown. In addition, the semiconductor structure layer may include a junction region, an isolation layer, and the like.

이어서, 게이트 전극(15)을 포함하는 전체 구조 상부의 단차를 따라 완충 산화막(17)과 스페이서용 질화막(18)을 순차적으로 증착한 후 그 상부를 덮도록 층간 절연막(19)을 증착한다. 이때, 완충 산화막(17)은 실리콘 산화막, 스페이서용 질화막(18)은 실리콘 질화막, 그리고, 층간 절연막(19)은 산화막 계열의 물질로 형성한다. Subsequently, the buffer oxide film 17 and the nitride nitride film 18 for spacers are sequentially deposited along the step of the entire structure including the gate electrode 15, and then the interlayer insulating film 19 is deposited to cover the top thereof. In this case, the buffer oxide film 17 is formed of a silicon oxide film, the spacer nitride film 18 is formed of a silicon nitride film, and the interlayer insulating film 19 is formed of an oxide film-based material.

한편, 도시된 '16'은 성장 산화막이다. Meanwhile, '16' shown is a growth oxide film.

이어서, 도 3b에 도시된 바와 같이, 랜딩 플러그 컨택용 마스크(셀 컨택 마스크)를 이용하여 층간 절연막(19)을 식각한다. 이로써, 실리콘 질화막(18)의 상부가 노출되는 랜딩 플러그 컨택(또는, 셀 컨택)(20)이 형성된다. Subsequently, as shown in FIG. 3B, the interlayer insulating film 19 is etched using a landing plug contact mask (cell contact mask). As a result, a landing plug contact (or cell contact) 20 through which the upper portion of the silicon nitride film 18 is exposed is formed.

이어서, 도 3c에 도시된 바와 같이, 랜딩 플러그 컨택(20)이 형성된 결과물에 버퍼 산화막(20)을 증착한다. 이때, 버퍼 산화막(20)은 게이트 전극(15) 상부에서는 두껍게 증착되고, 폭이 좁은 게이트 전극(15) 사이의 랜딩 플러그 컨택(20) 부위에는 얇게 증착된다. 여기서, 버퍼 산화막(20)은 산화막 계열의 물질 중 어느 하나로 형성할 수 있으나, 바람직하게는 USG(Un-doped Silicate Glass)막으로 증착한다. Subsequently, as illustrated in FIG. 3C, the buffer oxide layer 20 is deposited on the resultant product in which the landing plug contact 20 is formed. In this case, the buffer oxide film 20 is thickly deposited on the gate electrode 15 and thinly deposited on the landing plug contact 20 between the narrow gate electrodes 15. Here, the buffer oxide film 20 may be formed of any one of an oxide-based material, but is preferably deposited as a USG (Un-doped Silicate Glass) film.

이어서, 도 3d에 도시된 바와 같이, 세정공정을 실시하여 게이트 전극(15) 사이에 얇게 증착된 버퍼 산화막(20)을 제거한다. Subsequently, as illustrated in FIG. 3D, a cleaning process is performed to remove the thin buffer oxide film 20 deposited between the gate electrodes 15.

이어서, 반도체 기판(10)에 대한 식각 선택비가 높은, 바람직하게는 적어도 3:1을 갖는 식각조건으로 식각공정을 실시하여 실리콘 질화막(18), 실리콘 산화막(17) 및 성장 산화막(16)을 식각한다. 이때, 식각공정은 에치백 공정으로 CHF3, O2 및 Ar 가스가 혼합된 혼합가스를 이용하여 실시하는 것이 바람직하다. 또한, 식각공정은 반도체 기판(10)이 50Å 이하, 바람직하게는 10Å 내지 50Å 이하의 범위 내에서 손실(또는, 리세스)되도록 실시한다. 또한, 식각공정은 스토리지 노드 컨택 노드가 접속되는 영역(A)과 비트라인 컨택 노드가 접속되는 영역(B) 간의 반도체 기판(10)의 손실되는 유의차는 10Å 이하, 바람직하게는 1Å 내지 10Å 이하가 되도록 실시한다.Subsequently, the silicon nitride film 18, the silicon oxide film 17, and the growth oxide film 16 are etched by performing an etching process under an etching condition having a high etching selectivity with respect to the semiconductor substrate 10, preferably at least 3: 1. do. In this case, the etching process is preferably carried out using a mixed gas mixed with CHF 3 , O 2 and Ar gas as an etch back process. In addition, the etching process is performed so that the semiconductor substrate 10 is lost (or recessed) within a range of 50 kV or less, preferably 10 kPa to 50 kPa or less. In the etching process, a significant difference in loss of the semiconductor substrate 10 between the region A to which the storage node contact node is connected and the region B to which the bit line contact node is connected is 10 kV or less, preferably 1 kPa to 10 kPa or less. Do so.

이어서, 도 3e에 도시된 바와 같이, 도 3d에서 실시된 식각공정과 인-시튜(in-situ)로 CF4, CHF3 및 Ar 가스가 혼합된 혼합가스를 이용한 식각공정을 실시하여 반도체 기판(10)을 리세스시킨다. 이때, 반도체 기판(10)에 대한 선택비는 2:1 이하, 바람직하게는 1:1 내지 2:2로 한다. 또한, 식각공정은 스토리지 노드 컨택 노드가 접속되는 영역(A)과 비트라인 컨택 노드가 접속되는 영역(B) 간의 반도체 기판(10)의 손실되는 유의차는 10Å 이하, 바람직하게는 5Å 내지 10Å 이하가 되도록 실시한다. 이로써, 영역(A, B) 간에 손실되는 반도체 기판(10)의 두께를 동일하게 가져가는 것이 가능하다. Subsequently, as illustrated in FIG. 3E, an etching process using a mixed gas including CF 4 , CHF 3, and Ar gas is performed in-situ and the etching process performed in FIG. 3D. Recess 10). At this time, the selectivity to the semiconductor substrate 10 is 2: 1 or less, preferably 1: 1 to 2: 2. In the etching process, a significant difference in loss of the semiconductor substrate 10 between the region A to which the storage node contact node is connected and the region B to which the bit line contact node is connected is 10 kV or less, preferably 5 kPa to 10 kPa or less. Do so. Thereby, it is possible to make the thickness of the semiconductor substrate 10 lost between the regions A and B the same.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments of the present invention are possible within the scope of the technical idea of the present invention.

이상 설명한 바와 같이, 본 발명에 의하면, 버퍼 산화막 에치백 공정시 반도체 기판에 대한 식각 선택비가 높은 혼합가스를 이용하여 일차적으로 공정을 진행하여 반도체 기판을 노출시킨 후 상기 식각 선택비보다 낮은 혼합가스를 이용하여 최종적으로 공정을 진행하여 반도체 기판을 일정 두께로 리세스시킴으로써 기판의 액티브 영역에 서로 다른 두께로 성장되는 성장 산화막에 기인하여 후속 버퍼 산화막 에치백 공정시 기판이 성장 산화막의 두께에 따라 서로 다른 두께로 손실되는 것을 방지할 수 있다. As described above, according to the present invention, a mixed gas having a lower etching selectivity than the etching selectivity after exposing the semiconductor substrate by first performing a process using a mixed gas having a high etching selectivity with respect to the semiconductor substrate during the buffer oxide film etchback process. The process is finally performed to recess the semiconductor substrate to a predetermined thickness, thereby resulting in a growth oxide film grown to a different thickness in the active region of the substrate, so that the substrate may be different according to the thickness of the growth oxide film during the subsequent buffer oxide etchback process. Loss of thickness can be prevented.

Claims (7)

스토리지 노드 컨택 노드가 접속되는 제1 영역과, 비트라인 컨택 노드가 접속되는 제2 영역으로 정의되고, 상기 제1 및 제2 영역 간에는 게이트 전극이 형성되며, 상기 제1 및 제2 영역에는 각각 서로 다른 두께로 성장 산화막이 형성된 반도체 기판을 제공하는 단계; A first region to which a storage node contact node is connected and a second region to which a bit line contact node is connected, and a gate electrode is formed between the first and second regions, and the first and second regions are respectively formed. Providing a semiconductor substrate having a growth oxide film formed at a different thickness; 상기 게이트 전극을 포함하는 전체 구조 상부의 단차를 따라 완충 산화막을 증착하는 단계; Depositing a buffer oxide film along a step of an entire structure including the gate electrode; 상기 완충 산화막 상에 스페이서용 질화막을 증착하는 단계;Depositing a nitride film for a spacer on the buffer oxide film; 상기 층간 절연막을 식각하여 상기 게이트 전극 간에 증착된 상기 스페이서용 질화막이 노출되는 랜딩 플러그 컨택을 형성하는 단계; Etching the interlayer insulating film to form a landing plug contact exposing the nitride nitride film deposited between the gate electrodes; 상기 랜딩 플러그 컨택을 포함하는 전체 구조 상부에 버퍼 산화막을 증착하는 단계;Depositing a buffer oxide layer over the entire structure including the landing plug contact; 상기 반도체 기판에 대한 식각 선택비가 적어도 3:1인 식각조건으로 제1 식각공정을 실시하여 상기 랜딩 플러그 컨택을 통해 노출되는 상기 스페이서용 질화막, 상기 완충 산화막 및 상기 성장 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계; 및 Etching the semiconductor substrate, the buffer oxide layer, and the growth oxide layer to be exposed through the landing plug contact by performing a first etching process with an etching condition in which the etching selectivity of the semiconductor substrate is at least 3: 1. Exposing; And 상기 제1 식각공정보다 낮은 식각 선택비를 갖는 식각조건으로 제2 식각공정을 실시하여 상기 랜딩 플러그 컨택을 통해 노출되는 상기 반도체 기판을 리세스시키는 단계;Recessing the semiconductor substrate exposed through the landing plug contact by performing a second etching process under an etching condition having an etching selectivity lower than that of the first etching process; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1 식각공정은 에치백 방식으로 CHF3, O2 및 Ar 가스가 혼합된 혼합가스를 이용하여 실시하는 반도체 소자의 제조방법.The first etching process is a semiconductor device manufacturing method using the mixed gas mixed with CHF 3 , O 2 and Ar gas in an etch back method. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제1 식각공정은 상기 반도체 기판이 10Å 내지 50Å의 두께로 리세스되도록 실시하는 반도체 소자의 제조방법.The first etching process is a method of manufacturing a semiconductor device so that the semiconductor substrate is recessed to a thickness of 10 ~ 50Å. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제1 식각공정은 상기 제1 및 제2 영역 간에 상기 반도체 기판이 손실되는 두께의 유의차가 1Å 내지 10Å 이하가 되도록 실시하는 반도체 소자의 제조방법.And the first etching process is performed such that a significant difference in the thickness at which the semiconductor substrate is lost between the first and second regions is 1 kPa to 10 kPa or less. 제 1 항에 있어서, The method of claim 1, 상기 제2 식각공정은 에치백 방식으로 CF4, CHF3 및 Ar 가스가 혼합된 혼합가스를 이용하여 실시하는 반도체 소자의 제조방법.The second etching process is a method of manufacturing a semiconductor device by using a mixed gas mixed with CF 4 , CHF 3 and Ar gas in an etch back method. 제 1 항 또는 제 5 항에 있어서, The method according to claim 1 or 5, 상기 제2 식각공정은 상기 반도체 기판에 대한 식각 선택비가 1:1 내지 2:1이 되도록 실시하는 반도체 소자의 제조방법.The second etching process is a method of manufacturing a semiconductor device so that the etching selectivity to the semiconductor substrate is 1: 1 to 2: 1. 제 1 항 또는 제 5 항에 있어서, The method according to claim 1 or 5, 상기 제2 식각공정은 상기 제1 및 제2 영역 간에 상기 반도체 기판이 손실되는 두께의 유의차가 1Å 내지 10Å 이하가 되도록 실시하는 반도체 소자의 제조방법.And the second etching process is performed such that a significant difference in the thickness at which the semiconductor substrate is lost between the first and second regions is 1 kPa to 10 kPa or less.
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KR100744002B1 (en) * 2006-06-29 2007-07-30 주식회사 하이닉스반도체 Method for fabricating the same of semiconductor device

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