KR101004693B1 - Ferroelectric random access memory and method for manufacturing the same - Google Patents
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Abstract
본 발명은 강유전체막의 결정화를 위한 열처리시 스토리지노드콘택쪽으로 확산하는 산소의 침투를 억제할 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체 기판의 일부에 연결되는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택을 포함한 상기 층간절연막의 전면에 산소확산방지막을 포함하는 하부전극막을 형성하는 단계, 상기 하부전극막 상에 강유전체막을 형성하는 단계, 상기 강유전체막의 결정화를 위한 열처리 단계, 상기 강유전체막 상에 제1상부전극막을 형성하는 단계, 상기 제1상부전극막, 강유전체막 및 상기 하부전극막을 동시에 패터닝하여 하부전극, 강유전체 및 제1상부전극의 순서로 적층된 복합층을 형성하는 단계, 상기 제1상부전극의 표면을 노출시키면서 상기 복합층을 에워싸는 고립절연막을 형성하는 단계, 상기 복합층을 포함한 상기 고립절연막 상에 제2상부전극막을 형성하는 단계, 및 상기 제2상부전극막을 패터닝하여 상기 제1상부전극과 연결되어 캐패시터의 상부전극을 이룰 제2상부전극을 형성하는 단계를 포함한다.
The present invention is to provide a ferroelectric memory device and a method of manufacturing the ferroelectric memory device that can suppress the penetration of oxygen diffused to the storage node contact during the heat treatment for crystallization of the ferroelectric film, forming an interlayer insulating film on a semiconductor substrate, the interlayer Forming a storage node contact penetrating through the insulating layer and connected to a portion of the semiconductor substrate, forming a lower electrode layer including an oxygen diffusion barrier on the entire surface of the interlayer insulating layer including the storage node contact, and forming a lower electrode layer on the lower electrode layer Forming a ferroelectric film on the substrate, a heat treatment step for crystallizing the ferroelectric film, forming a first upper electrode film on the ferroelectric film, simultaneously patterning the first upper electrode film, the ferroelectric film, and the lower electrode film to form a lower electrode, To form a composite layer laminated in the order of the ferroelectric and the first upper electrode Forming an insulating insulating film surrounding the composite layer while exposing the surface of the first upper electrode; forming a second upper electrode film on the insulating insulating film including the composite layer; and forming the second upper electrode. Patterning a film to form a second upper electrode connected to the first upper electrode to form the upper electrode of the capacitor.
강유전체 메모리 소자, 캐패시터, 산소확산방지막, 열처리, 산소침투Ferroelectric memory element, capacitor, oxygen diffusion barrier, heat treatment, oxygen penetration
Description
도 1a 및 도 1b는 종래 기술에 따른 강유전체 메모리 소자의 제조 방법을 간략히 도시한 공정 단면도,1A and 1B are cross-sectional views briefly illustrating a method of manufacturing a ferroelectric memory device according to the prior art;
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 구조 단면도,2 is a structural cross-sectional view of a ferroelectric memory device according to an embodiment of the present invention;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 소자분리막31
33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line
35a, 35b : 소스/드레인 36 : 제1층간절연막35a, 35b: source / drain 36: first interlayer insulating film
37 : 비트라인콘택 38 : 비트라인37: bit line contact 38: bit line
39 : 제2층간절연막 40 : 스토리지노드콘택39: second interlayer insulating film 40: storage node contact
41 : 배리어메탈 100 : 하부전극41: barrier metal 100: lower electrode
200 : 강유전체 300 : 상부전극
200: ferroelectric 300: upper electrode
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a ferroelectric memory device.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device is in progress. come. A ferroelectric random access memory device (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a nonvolatile memory device, which has an advantage of storing stored information even when power is cut off. In addition, the operating speed is comparable to DRAM, and is becoming the next generation memory device.
상기한 강유전체 메모리 소자 제작시 셀면적을 감소시키기 위해서는 캐패시터의 하부전극간의 간격(spacing)을 작게 만들 수 있는 구조가 필요하다.In order to reduce the cell area when manufacturing the ferroelectric memory device, a structure capable of reducing the spacing between the lower electrodes of the capacitor is required.
따라서, 전극의 높이를 낮춘 상태에서 패터닝하여 식각각도를 향상시키기 위해서 하나의 마스크만을 사용하여 상부전극, 강유전체막 및 하부전극을 동시에 패터닝하는 방법이 주로 적용되었다. Therefore, a method of simultaneously patterning the upper electrode, the ferroelectric layer, and the lower electrode using only one mask has been applied in order to improve the etching angle by patterning in a state where the height of the electrode is lowered.
또는, 하부전극만을 증착한 후 패터닝한 후 산화막 증착, 산화막의 화학적기계적연마(CMP), 강유전체막 증착, 상부전극 증착 및 산화분위기에서 열처리 등의 순서로 캐패시터를 형성한다.Alternatively, a capacitor is formed by depositing only the lower electrode, patterning the oxide, depositing the oxide film, chemical mechanical polishing (CMP) of the oxide film, ferroelectric film deposition, upper electrode deposition, and heat treatment in an oxidizing atmosphere.
도 1a 및 도 1b는 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 간략히 도시한 공정 단면도이다.1A and 1B are cross-sectional views briefly illustrating a method of manufacturing a ferroelectric memory device according to the prior art.
도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)을 형성하고, 반도체기판(11) 상에 게이트산화막(13)과 워드라인(14)의 적층구조물을 형성하며, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(15a, 15b)을 형성한다.As shown in FIG. 1A, an
다음으로, 워드라인(14)과 소스/드레인영역(15a, 15b)을 포함하는 트랜지스터 상에 제1층간절연막(16)을 형성하고, 제1층간절연막(16)을 관통하여 일측 소스/드레인영역(15a)에 콘택되는 비트라인콘택(17)과 비트라인콘택(12)에 연결되는 비트라인(18)을 형성한다.Next, a first
이어서, 비트라인(18)을 포함한 전면에 제2층간절연막(19)을 형성하고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인영역(15b)에 연결되는 스토리지노드콘택(20)과 배리어메탈(21)의 적층막을 형성한다.Subsequently, a second
다음으로, 스토리지노드콘택(20) 및 배리어메탈(21)에 연결되는 하부전극(22)을 형성한 후, 이웃한 하부전극(22)간 격리를 위해 평탄화된 고립절연막(23)을 형성한다. 여기서, 고립절연막(23)이 하부전극(22)을 에워싸는 형태로 형성시키기 위해, 먼저 하부전극막을 증착 및 패터닝하여 하부전극(22)을 형성한 후 고립절연막(23)을 증착하고 하부전극(22) 표면이 드러날때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 고립절연막(23)을 평탄화시킨다.Next, after forming the
다음으로, 고립절연막(23)과 하부전극(22) 상에 강유전체막(24)과 상부전극으로 사용될 상부전극막(25)을 형성한 후, 산화분위기에서의 열처리를 진행하여 강유전체막(24)을 결정화시킨다.Next, after forming the
도 1b에 도시된 바와 같이, 상부전극막(25)과 강유전체막(24)을 순차적으로 패터닝하여 캐패시터의 강유전체(24a)와 상부전극(25a)을 완성한다.As shown in FIG. 1B, the
상술한 종래기술에서는 하부전극(22)이 미리 패터닝되어 고립절연막(23)에 의해 에워싸이는 형태를 가지므로써 후속 강유전체막(24)의 증착공정시 하부막의 평탄화를 제공하는 장점이 있다.In the above-described prior art, since the
그러나, 종래기술은 상부전극으로 사용되는 상부전극막(25) 증착후에 진행하는 산화분위기에서의 열처리시 산소(O2)가 강유전체막(24)을 통과하여 제2층간절연막(19)과 고립절연막(23)간 계면, 그리고 하부전극(22)과 제2층간절연막(19)간 계면을 통해 확산하는 문제가 있다. However, in the related art, oxygen (O 2 ) passes through the
이처럼 하부전극(22)을 미리 패터닝한 구조를 갖는 캐패시터에서 후속 열처리시 확산하는 산소의 침투는 강유전체 메모리소자가 고밀도화될수록 하부전극의 폭을 작게 패터닝해야 하므로 더욱 심각하게 발생한다. 즉, 하부전극의 면적이 감소하면 그만큼 산소가 침투하는 하부전극과 층간절연막간 계면 또는 하부전극과 고립절연막간 계면이 짧아지므로 스토리지노드콘택(20)이 산화되는 것을 피할 수 없 다. As described above, the penetration of oxygen diffused during subsequent heat treatment in the capacitor having the structure in which the
이와 같이, 스토리지노드콘택(20)이 산화되면 스토리지노드콘택(20)의 콘택저항이 높아져 강유전체막의 특성을 확보하기 위해 필요한 산소분위기에서의 열처리 온도에 제한을 받게 된다. As such, when the
결국, 종래 기술은 산소의 침투를 효과적으로 억제하지 못하므로 스토리지노드콘택의 특성확보에 많은 문제점을 갖고 있다.
As a result, the prior art does not effectively inhibit the penetration of oxygen, and thus has many problems in securing the characteristics of the storage node contact.
본 발명은 상기한 종래 기술의 문제점을 해결하기위해 제안된 것으로, 하부전극을 미리 패터닝한 구조를 갖는 캐패시터에서 후속 강유전체막의 결정화를 위한 열처리시 스토리지노드콘택쪽으로 확산하는 산소의 침투를 억제할 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and in a capacitor having a structure in which a lower electrode is previously patterned, it is possible to suppress the penetration of oxygen diffused toward the storage node contact during heat treatment for crystallization of subsequent ferroelectric films. It is an object of the present invention to provide a ferroelectric memory device and a method of manufacturing the same.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 반도체 기판, 상기 반도체 기판 상부에 적층된 층간절연막, 상기 층간절연막을 관통하여 상기 반도체 기판의 일부에 연결되는 스토리지노드콘택, 상기 스토리지노드콘택에 연결되면서 상기 스토리지노드콘택과 접하는 부분에 산소확산방지막을 포함하는 하부전극, 상기 하부전극 상에 적층된 강유전체와 제1상부전극, 상기 하부전극, 강유전체 및 상기 제1상부전극의 적층을 에워싸는 고립절연막, 및 상기 제1상부전극과 연결 되면서 상기 고립절연막 상에 형성된 제2상부전극을 포함하는 것을 특징으로 한다.A ferroelectric memory device of the present invention for achieving the above object is a semiconductor substrate, an interlayer insulating film stacked on the semiconductor substrate, a storage node contact is connected to a portion of the semiconductor substrate through the interlayer insulating film, connected to the storage node contact A lower electrode including an oxygen diffusion barrier in contact with the storage node contact, an insulating insulating layer surrounding the ferroelectric and the first upper electrode stacked on the lower electrode, the lower electrode, the ferroelectric, and the first upper electrode; And a second upper electrode connected to the first upper electrode and formed on the isolation insulating layer.
그리고, 본 발명의 강유전체 메모리 소자의 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체 기판의 일부에 연결되는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택을 포함한 상기 층간절연막의 전면에 산소확산방지막을 포함하는 하부전극막을 형성하는 단계, 상기 하부전극막 상에 강유전체막을 형성하는 단계, 상기 강유전체막의 결정화를 위한 열처리 단계, 상기 강유전체막 상에 제1상부전극막을 형성하는 단계, 상기 제1상부전극막, 강유전체막 및 상기 하부전극막을 동시에 패터닝하여 하부전극, 강유전체 및 제1상부전극의 순서로 적층된 복합층을 형성하는 단계, 상기 제1상부전극의 표면을 노출시키면서 상기 복합층을 에워싸는 고립절연막을 형성하는 단계, 상기 복합층을 포함한 상기 고립절연막 상에 제2상부전극막을 형성하는 단계, 및 상기 제2상부전극막을 패터닝하여 상기 제1상부전극과 연결되어 캐패시터의 상부전극을 이룰 제2상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
The method of manufacturing a ferroelectric memory device of the present invention may include forming an interlayer dielectric layer on an upper portion of the semiconductor substrate, forming a storage node contact penetrating the interlayer dielectric layer and connected to a portion of the semiconductor substrate, wherein the storage node contact is formed. Forming a lower electrode film including an oxygen diffusion prevention film on an entire surface of the interlayer insulating film, including forming a ferroelectric film on the lower electrode film, a heat treatment step for crystallization of the ferroelectric film, and a first upper electrode on the ferroelectric film Forming a film, simultaneously patterning the first upper electrode film, the ferroelectric film, and the lower electrode film to form a composite layer laminated in the order of the lower electrode, the ferroelectric, and the first upper electrode; and a surface of the first upper electrode Forming an insulating insulating film surrounding the composite layer while exposing the composite layer; Forming a second upper electrode film on the isolation insulating layer, and patterning the second upper electrode film to form a second upper electrode connected to the first upper electrode to form an upper electrode of a capacitor; It features.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 구조 단면도이다.2 is a structural cross-sectional view of a ferroelectric memory device according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 강유전체 메모리 소자는 소자분리막(32), 워드라인 및 소스/드레인이 형성된 반도체 기판(31), 반도체 기판(31) 상부의 평탄화된 제1층간절연막(36), 제1층간절연막(36)을 관통하여 반도체 기판(31)의 일측 소스/드레인(35a)에 연결된 비트라인콘택(37)과 비트라인(38), 비트라인(38) 상부를 덮는 제2층간절연막(39), 제2층간절연막(39)과 제1층간절연막(36)을 동시에 관통하여 타측 소스/드레인(35b)에 연결되는 스토리지노드콘택(40)과 배리어메탈(41)의 적층, 배리어메탈(41)에 연결되면서 하부전극(100), 강유전체(200) 및 제1상부전극(301)의 순서로 적층된 복합층(400), 복합층(400)을 에워싸는 고립절연막(46), 그리고 복합층(400) 및 고립절연막(46) 상에 형성된 제2상부전극(302)으로 구성된다. 여기서, 제1상부전극(301)과 제2상부전극(302)은 캐패시터의 상부전극(300)을 구성하는 막들로, 제2상부전극(302)이 제1상부전극(301)에 비해 면적이 넓다. 그리고, 고립절연막(46)은 복합층(400)을 에워싸면서 복합층(400) 표면, 즉 제1상부전극(301)의 표면을 노출시키는 평탄한 표면을 갖는다.As shown in FIG. 2, the ferroelectric memory device may include a
도 2에서, 하부전극(100)은 배리어메탈(41)과 접하는 부분에서 산소확산방지막(42a)을 포함하는 적층 구조이며, 예를 들어, 산소확산방지막(42a)은 Ir, IrO2, Ru 및 RuO2로 이루어진 그룹중에서 선택된다.In FIG. 2, the
도 3a 내지 도 3f는 도 2에 도시된 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device shown in FIG. 2.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.
As shown in FIG. 3A, an
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다. 한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.Next, impurities are implanted into the
다음으로, 트랜지스터가 형성된 반도체기판(31) 상에 제1층간절연막(36)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1층간절연막(36)을 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2층간절연막(39)을 증착한 후 평탄화한다.Next, the bit line conductive film is deposited on the entire surface, and then patterned to form the
다음으로, 스토리지노드콘택마스크(도시 생략)로 제2층간절연막(39)과 제1층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택(40)과 배리어메탈(42)을 매립시킨다.
Next, the second
여기서, 스토리지노드콘택(40)은 텅스텐플러그이며, 배리어메탈(41)은 TiN이다. 스토리지노드콘택(40)과 배리어메탈(41)의 형성 방법은, 먼저 스토리지노드콘택홀에 텅스텐막을 증착한 후 에치백하여 텅스텐플러그를 형성하고, 텅스텐플러그 상에 배리어메탈을 증착한 후 화학적기계적연마하여 형성한다. Here, the
다음으로, 스토리지노드콘택(40) 및 배리어메탈(41)을 포함한 제2층간절연막(39) 상에 후속 강유전체막 증착후의 열처리공정시 산소가 스토리지노드콘택(40)쪽으로 확산하는 것을 억제시킬 수 있는 산소확산방지막(42a)을 포함하는 하부전극막(42)을 형성한다. 여기서, 산소확산방지막은 Ir, IrO2, Ru 및 RuO2로 이루어진 그룹중에서 선택된다.Next, on the second
예컨대, 산소확산방지막(42a)을 포함하는 하부전극막(42)은 산소확산방지막인 이리듐막(Ir, 42a), 이리듐산화막(IrO2, 42b) 및 백금막(42c)의 순서로 증착한 것이며, 여기서 이리듐막(42a)이 산소확산방지막(42a)이고, 이리듐산화막(42b)은 백금막(42c)과 이리듐막(42a)간 접착력을 향상시키기 위한 것이며, 백금막(42c)은 실질적으로 하부전극 역할을 한다.For example, the lower electrode film 42 including the oxygen
다음으로, 하부전극막(42) 상에 강유전체막(43)을 증착한 후, 강유전체막(43)의 결정화를 위한 산소분위기의 열처리를 실시한다. 이때, 산소의 침투를 방지하는 이리듐막(42a)이 스토리지노드콘택(40) 상부를 모두 덮고 있기 때문에, 열처리시 산소(O2)가 스토리지노드콘택(40)쪽으로 침투하지 않는다.Next, after the
이와 같이, 강유전체막(43)의 결정화를 위한 산소분위기의 열처리시에 하부 전극막(42)에 포함된 이리듐막(42a)이 스토리지노드콘택(40)까지 산소가 확산하는 것을 방지할 수 있으므로, 강유전체막(43)의 결정화 온도를 상승시킬 수 있다.As described above, since the
도 3b에 도시된 바와 같이, 열처리를 통해 결정화된 강유전체막(43) 상에 상부전극막을 증착하되, 상부전극막의 일부 두께인 제1막(44a, 이하 '제1상부전극막'이라고 약칭함)을 증착한다. 이때, 제1상부전극막(44a)은 후속 화학적기계적연마(CMP) 등의 평탄화공정에서 충분히 견딜만한 가장 얇은 두께로 형성한다. 즉, 상부전극막을 한번에 설정된 두께로 증착하는 것이 아니라, 설정된 두께 중에서 일부를 먼저 증착하여 제1상부전극막(44a)을 형성하는 것이다.As shown in FIG. 3B, the upper electrode film is deposited on the
도 3c에 도시된 바와 같이, 제1상부전극막(44a) 상에 하부전극을 패터닝하기 위한 하부전극마스크층(45)을 형성한 후, 이 하부전극마스크층(45)을 식각마스크로 제1상부전극막(44a), 강유전체막(43) 및 하부전극막(42)을 순차적으로 패터닝한다.As shown in FIG. 3C, after forming the lower
이로써, 하부전극(100), 강유전체(200) 및 제1상부전극(301)의 순서로 적층된 복합층(400)이 형성된다. 여기서, 하부전극(100)은 이리듐막, 이리듐산화막 및 백금막의 순서로 적층된 하부전극막(42)을 패터닝하여 형성한 것이며, 강유전체(200)는 강유전체막(43)을 패터닝하여 형성한 것이고, 제1상부전극(301)은 제1상부전극막(44a)을 패터닝하여 형성한 것이다.As a result, the
위와 같이 미리 강유전체막(43)의 결정화 열처리를 진행한 후에 하부전극(100)을 패터닝하므로 하부전극(100)의 폭을 작게 할 수 있다. 즉, 하부전극(100)의 패터닝후에 강유전체막(43)의 결정화 열처리를 진행하면 산소가 확산하는 것을 방지할 수 없었으나, 결정화 열처리후에 하부전극(100)을 패터닝하면 산소 확산의 문제를 고려하지 않아도 되므로 하부전극(100)의 패터닝시에 그 폭을 작게 할 수 있다.Since the
도 3d에 도시된 바와 같이, 하부전극마스크층(45)을 제거한 후에, 복합층(400)을 포함한 전면에 고립절연막(46)을 증착한 후, 제1상부전극(301)을 연마스톱막으로 하는 화학적기계적연마를 진행하여 평탄화시킨다. 이때, 복합층(400)의 최상층인 제1상부전극(301)이 노출되는데, 제1상부전극막(301)은 화학적기계적연마공정시 충분히 견딜만한 두께로 증착했기 때문에 고립절연막(46)의 평탄화시에 자신은 일부가 손실되더라도 강유전체(200)가 손실되는 것을 방지한다.As shown in FIG. 3D, after removing the lower
한편, 화학적기계적연마후에 제1상부전극(301)은 5nm∼50nm의 두께로 잔류하는데, 이를 위해 제1상부전극(301)을 형성하기 위한 제1상부전극막(44a) 증착시 두께를 조절한다.Meanwhile, after chemical mechanical polishing, the first
위와 같은 일련의 화학적기계적연마후에 고립절연막(46)은 복합층(400)의 표면을 노출시키는 평탄한 표면을 갖고 복합층(400)을 에워싸는 형태로 잔류한다.After the series of chemical mechanical polishing as described above, the insulating insulating
도 3e에 도시된 바와 같이, 평탄화된 결과물, 즉 복합층(400) 및 고립절연막(46) 상에 상부전극막중 나머지 두께를 갖는 제2상부전극막(44b)을 증착한다. 즉, 제1상부전극막(44a)의 두께에 더하여 최초 설정된 두께를 갖도록 제2상부전극막(44b)을 증착한다.As shown in FIG. 3E, the second
다음으로, 감광막의 도포, 노광 및 현상을 통해 상부전극마스크층(47)을 형성한다.Next, the upper
다음으로, 상부전극마스크층(47)을 식각마스크로 제2상부전극막(44b)을 패터 닝하여, 제1상부전극(301)과 제2상부전극(302)으로 구성되는 상부전극(300)을 형성한다. 여기서, 제2상부전극(302)은 제2상부전극막(44b)을 패터닝하여 형성한 것이다.Next, the second
상부전극(300)까지 형성된 강유전체 메모리 소자의 구조가 도 3f에 도시되어 있다.The structure of the ferroelectric memory device formed up to the
도 3f에 도시된 바와 같이, 상부전극(300)은 제1상부전극(301)과 제2상부전극(302)로 구성되는데, 여기서 제2상부전극(302)은 제1상부전극(301)에 비해 면적이 더 넓다.As shown in FIG. 3F, the
상술한 실시예에서는 상부전극(300)을 형성하는 상부전극막 증착시 제1상부전극막(44a)과 제2상부전극막(44b)으로 나누어 증착하고 있는데, 반대로 상부전극막을 한꺼번에 증착하고 하부전극마스크층으로 동시에 패터닝한 후 화학적기계적연마를 진행하는 경우에는 다음과 같은 문제가 있다.In the above-described embodiment, when the upper electrode layer forming the
상부전극막을 한꺼번에 증착 및 하부전극마스크층을 이용한 패터닝후에에 화학적기계적연마를 수행하는 경우에는 화학적기계적연마 과정에서 상부전극 표면이 연마되는 것을 피할 수 없으며, 이와 같이 연마로 인해 상부전극 표면이 손실되면 상부전극의 설정된 두께보다 얇아져 캐패시터의 분극값이 감소된다. 또한 열공정을 수반하는 후속 공정에서 막질 손상으로 인해 뭉침(agglomeration) 현상이 발생되어 불균일한 캐패시터 특성과 막의 박리현상도 유발할 수 있다.When chemical mechanical polishing is performed after deposition of the upper electrode film and patterning using the lower electrode mask layer at the same time, the polishing of the upper electrode surface is unavoidable during the chemical mechanical polishing process. The polarization value of the capacitor is reduced by becoming thinner than the set thickness of the upper electrode. In addition, agglomeration may occur due to film quality damage in a subsequent process involving a thermal process, which may cause uneven capacitor characteristics and peeling of the film.
따라서, 본 발명은 상부전극(300)을 제1상부전극(301)과 제2상부전극(302)으로 구분하여 형성하므로써 화학적기계적연마공정시 제1상부전극(301)이 손상되더라 도 제2상부전극(302)이 이를 보상해주므로 상부전극(300)의 두께가 얇아지는 것을 방지한다.Therefore, the present invention is formed by dividing the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 산소확산방지막을 포함하는 하부전극의 패터닝전에 강유전체막의 증착 및 열처리를 진행하므로 강유전체막의 결정화 온도를 상승시킬 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.In the present invention described above, since the deposition and heat treatment of the ferroelectric film are performed before patterning the lower electrode including the oxygen diffusion barrier, the crystallization temperature of the ferroelectric film can be increased, thereby improving the reliability and yield of the device.
또한, 본 발명은 강유전체막의 결정화를 위한 열처리후에 하부전극을 패터닝하므로 하부전극의 폭을 작게하는 공정이 가능하여 셀면적을 감소시킨 고밀도 강유전체메모리소자를 형성할 수 있는 효과가 있다.
In addition, since the lower electrode is patterned after the heat treatment for crystallization of the ferroelectric film, the present invention can reduce the width of the lower electrode, thereby forming a high density ferroelectric memory device having a reduced cell area.
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