KR20060070477A - 탄성 표면파 장치의 제조 방법 및 탄성 표면파 장치 - Google Patents

탄성 표면파 장치의 제조 방법 및 탄성 표면파 장치 Download PDF

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KR20060070477A
KR20060070477A KR1020050126421A KR20050126421A KR20060070477A KR 20060070477 A KR20060070477 A KR 20060070477A KR 1020050126421 A KR1020050126421 A KR 1020050126421A KR 20050126421 A KR20050126421 A KR 20050126421A KR 20060070477 A KR20060070477 A KR 20060070477A
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아리츠구 야지마
히사카츠 사토
다카시 고지마
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세이코 엡슨 가부시키가이샤
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Abstract

반도체 기판에 IC 영역과 탄성 표면파 소자 영역을 구비하여 하나의 칩으로 구성한 탄성 표면파 장치에 있어서, 탄성 표면파 소자를 형성하는 부분의 평탄도를 확보하여, 양호한 특성이 얻어지는 탄성 표면파 장치의 제조 방법 및 탄성 표면파 장치를 제공한다.
반도체 기판의 IC 영역에 반도체 소자층(45)을 형성하는 공정과, 배선층(46)을 형성하는 공정과, IC 영역 및 탄성 표면파 소자 영역에 층간 절연막(38)을 형성하는 공정과, 층간 절연막(38)의 표면을 CMP 처리하는 공정과, CMP 처리한 층간 절연막(38)의 위에 압전 박막(39)을 형성하는 공정과, 탄성 표면파 소자 영역에서의 압전 박막(39)의 위에 탄성 표면파 소자(40)를 형성하는 공정을 구비한다.

Description

탄성 표면파 장치의 제조 방법 및 탄성 표면파 장치{METHOD OF MANUFACTURING SURFACE ACOUSTIC WAVE DEVICE AND SURFACE ACOUSTIC WAVE DEVICE}
도 1(a)는 탄성 표면파 장치의 제조에 이용되는 반도체 웨이퍼의 모식 평면도, (b)는, 탄성 표면파 장치의 모식 평면도,
도 2(a), (b), (c)는 제1 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 3(a), (b), (c)는 제1 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 4(a), (b)는 제1 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 5(a), (b), (c)는 제2 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 6(a), (b), (c)는 제3 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 7(a), (b), (c)는 제3 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 8(a), (b)는 제3 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 9(a), (b)는 제3 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 10은 제3 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 11(a), (b)는 제4 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 12(a)는 제6 실시 형태의 탄성 표면파 장치의 모식 단면도, (b)는 그 모식 측면도,
도 13(a)∼(d)는 제6 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 14(a)∼(d)는 제6 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 15는 제6 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 16(a), (b), (c)는 제7 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 17(a)∼(e)는 제8 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 18(a), (b), (c)는 제8 실시 형태의 탄성 표면파 장치의 제조 공정을 도 시하는 모식 부분 단면도,
도 19(a), (b), (c)는 제8 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 20은 제8 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도,
도 21(a), (b), (c)는 제9 실시 형태의 탄성 표면파 장치의 제조 공정을 도시하는 모식 부분 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1, 3…탄성 표면파 장치 2…반도체 웨이퍼
10…IC 영역 11…배선으로서의 Al 배선
12…Al 더미막 13…Al 패드
20…탄성 표면파 소자 영역 21…IDT 전극
22…반사기 23…탄성 표면파 소자
24…Al 패드 30…반도체 기판
31…반도체 소자 32…Al 더미막
33…소자 절연막 34…배선으로서의 Al 배선
35…Al 더미막 36…층 두께 조정막
37…배선 절연막 38…층간 절연막
39…압전 박막 40…탄성 표면파 소자
42…층간 절연막 45…반도체 소자층
46…배선층 50…반도체 기판
51…반도체 소자 52…Al 더미막
53…소자 절연막 54…배선으로서의 제1 Al 배선
55…Al 더미막 56…배선 절연막으로서의 제1 배선 절연막
57…배선으로서의 제2 Al 배선 58…Al 더미막
59…층 두께 조정막 60…배선 절연막으로서의 제2 배선 절연막
61…배선으로서의 제3 Al 배선 62…Al 더미막
63…배선 절연막으로서의 제3 배선 절연막
64…층 두께 조정막 65…층간 절연막
66…압전 박막 67…탄성 표면파 소자
68…반도체 소자층 69…배선층
70, 71…탄성 표면파 장치 100, 101, 102, 103…탄성 표면파 장치
110…IC 영역 120…탄성 표면파 소자 영역
123…탄성 표면파 소자 130…반도체 기판
131…반도체 소자 138…층간 절연막
139…압전 박막 142…층간 절연막
145…반도체 소자층 146…배선층
150…반도체 기판 151…반도체 소자
157…층간 절연막 165…층간 절연막
166…압전 박막 167…탄성 표면파 소자
168…반도체 소자층 169…배선층
본 발명은, 반도체 기판에 IC 영역과 탄성 표면파 소자 영역을 하나의 칩으로 구성한 탄성 표면파 장치의 제조 방법 및 탄성 표면파 장치에 관한 것이다.
SAW 공진자 또는 SAW 필터로 대표되는 탄성 표면파 소자는, 고주파, 소형, 양산성 등이 우수한 특징을 갖기 때문에, 통신 분야에서 널리 이용되고 있다. 최근, 휴대 통신기기 등의 보급에 의해, 고주파역에서 이용되는 부품의 소형화, 경량화가 강하게 요구되고 있다.
이 요구에 대해서, 예를 들면 비특허문헌 1에 나타내는 바와 같이, 탄성 표면파 소자를 필터 단체로서 이용하는 것이 아니라 고주파 증폭 회로 등이 그 일부에 형성된 반도체 기판 상에, 압전 박막을 성막하여, SAW 필터를 형성한 탄성 표면파 장치가 제안되어 있다.
(비특허문헌 1) J.H.Viseer, IEEE, Ultrasonics Symposium, p.195-200 (1989)
이와 같은, 반도체 기판에 IC 영역과 탄성 표면파 소자 영역을 옆으로 나열하여, 하나의 칩으로 구성한 탄성 표면파 장치에 있어서, IC 영역에는 반도체 소자와 그것들을 접속하는 배선이 절연막을 통해서 적층되어 있다. 한편, 탄성 표면파 소자 영역에는 절연막만이 적층되기 때문에, IC 영역과 탄성 표면파 소자 영역의 사이에 단차가 생긴다. 통상, 이와 같은 탄성 표면파 장치는, 반도체 웨이퍼에 다수의 탄성 표면파 장치를 각각 인접하도록 형성하고 있지만, 절연층 등의 층을 적층해 감으로써 이 단차가 경사를 따라서 탄성 표면파 소자 영역으로 진행하여, 탄성 표면파 소자 영역 표면의 평탄도를 확보할 수 없다고 하는 문제가 있다. 표면의 평탄도가 나쁘면, 탄성 표면파 소자의 제작에 있어서 치수 정밀도를 확보할 수 없고, 탄성 표면파 소자의 특성을 열화시킨다. 또, 평탄도가 나쁜 것에 의한 표면의 요철이 압전 박막을 형성할 때의 막 두께의 편차가 되어, 탄성 표면파 소자의 공진 주파수에 편차가 생기는 것이 예상된다. 또, 이와 같은 탄성 표면파 장치에 있어서, 탄성 표면파 소자를 형성하기 전에 기판을 평탄화할 필요가 있지만, CMP(Chemical Mechanical Polishing) 처리 등을 이용하여 탄성 표면파 소자 영역의 표면을 평탄화하는 것에 대해서는 공지된 바 없었다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 그 목적은, 반도체 기판에 IC 영역과 탄성 표면파 소자 영역을 하나의 칩으로 구성한 탄성 표면파 장치에 있어서, 탄성 표면파 소자를 형성하는 부분의 평탄도를 확보하여, 양호한 특성이 얻어지는 탄성 표면파 장치의 제조 방법 및 탄성 표면파 장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명의 탄성 표면파 장치의 제조 방법은, 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역을 구비하고, 각각이 병렬 로 배치되어 하나의 칩으로 구성된 탄성 표면파 장치의 제조 방법으로서, 상기 반도체 기판 상의 상기 IC 영역에 반도체 소자와, 상기 반도체 소자를 덮는 소자 절연막을 구비하는 반도체 소자층을 형성하는 공정과, 상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 복수의 배선과, 상기 배선 사이의 절연을 하는 배선 절연막을 적층하여 구비한 배선층을 형성하는 공정과, 상기 각 공정에서 상기 탄성 표면파 소자 영역에는 상기 반도체 소자층을 구성하는 상기 소자 절연막과, 상기 배선층을 구성하는 상기 배선 절연막이 적층되어 있고, 상기 IC 영역 및 상기 탄성 표면파 소자 영역의 배선 절연막의 위에, 표면이 평탄화된 층간 절연막을 형성하는 공정과, 상기 층간 절연막의 위에 압전 박막을 형성하는 공정과, 상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 탄성 표면파 소자를 형성하는 공정을 구비하는 것을 특징으로 한다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층간 절연막의 표면을 평탄화함으로써, 층간 절연막의 위에 형성하는 압전 박막을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다. 또, 층간 절연막의 표면이 평탄화됨으로써, 압전 박막의 결정 배향성이 향상하여 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 표면이 평탄화된 층간 절연막을 형성하는 공정이, 층간 절연막을 형성한 후에 그 표면을 CMP 처리하는 공정인 것이 바람직하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층간 절연막의 표면을 CMP 처리함으로써 평탄화하여, 층간 절연막의 위에 형성하는 압전 박막을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 표면이 평탄화된 층간 절연막을 형성하는 공정이, SOG막을 형성하는 공정이어도 된다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층간 절연막으로서 SOG(Spin On Glass)막을 이용함으로써 표면이 평탄화된 층간 절연막을 용이하게 얻을 수 있다. 이 SOG막은, 액체의 SOG재를 스핀코트한 후에 고온으로 베이크하여 얻어진다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 탄성 표면파 소자 영역에서의 상기 반도체 기판 상 혹은 상기 소자 절연막 또는 상기 배선 절연막의 위에, 적어도 1층의 층 두께 조정막을 형성하는 공정을 갖는 것이 바람직하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 탄성 표면파 소자 영역에서의 상기 반도체 기판 상 혹은 소자 절연막 또는 배선 절연막의 위에 층 두께 조정막을 적절히 설치함으로써, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 하여, CMP 처리 또는 SOG막 형성에서의 층간 절연막의 평탄화를 용이하게 할 수 있다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 층 두께 조정막은 상 기 탄성 표면파 소자의 아래쪽에 구비하고, 또한 상기 탄성 표면파 소자를 형성하는 영역을 상기 탄성 표면파 장치의 두께 방향으로 투영한 영역이, 상기 층 두께 조정막을 형성하는 영역에 포함되는 위치 및 면적으로 형성되는 것이 바람직하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층 두께 조정막을 탄성 표면파 소자의 아래쪽에서 또한, 탄성 표면파 소자를 포함하는 위치 및 면적으로 형성함으로써, 탄성 표면파 소자를 형성하는 부분의 단차가 적어져, 평탄도가 좋은 면을 형성할 수 있다.
또, 본 발명의 탄성 표면파 장치의 제조 방법에서는, 상기 층 두께 조정막을 형성하는 공정은, 상기 배선을 형성하는 공정과 동일 공정이고, 상기 층 두께 조정막은 동일 층의 상기 배선과 함께 형성하는 것이 바람직하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층 두께 조정막을 IC 영역의 배선을 형성하는 공정과 동일 공정으로 형성할 수 있고, 효율적으로 층 두께 조정막을 형성할 수 있다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 소자 절연막 및 상기 배선 절연막을 형성 후, 상기 소자 절연막 및 상기 배선 절연막의 표면을 CMP 처리하는 공정, 또는 상기 소자 절연막 및 상기 배선 절연막으로서의 상기 SOG막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이 탄성 표면파 장치의 제조 방법에 의하면, 특히, 배선층을 다층 형성할 필요가 있는 경우에, 적절히 IC 영역과 탄성 표면파 소자 영역의 소자 절연막 및 상기 배선 절연막을 CMP 처리 또는 SOG막을 형성하여, IC 영역과 탄성 표면파 소자 영역의 사이의 단차를 적게 할 수 있다. 이에 의해, 층간 절연막의 평탄화를 용이하게 할 수 있다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 탄성 표면파 장치를 다수 구비한 웨이퍼 상태로 상기 CMP 처리 또는 상기 SOG막을 형성하는 것이 바람직하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 다수의 탄성 표면파 장치를 구비한 웨이퍼 상태로 CMP 처리 또는 SOG막을 형성함으로써, 소자 절연막, 배선 절연막, 층간 절연막의 평탄화 처리를 효율적으로 실시할 수 있다.
또, 본 발명의 탄성 표면파 장치는, 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역이 병렬로 배치되어 하나의 칩으로 구성된 탄성 표면파 장치로서, 상기 반도체 기판 상의 IC 영역에는 반도체 소자와, 상기 반도체 소자를 덮고 상기 탄성 표면파 소자 영역에도 미치는 소자 절연막이 형성된 반도체 소자층과, 상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 배선과, 상기 배선 사이를 절연하여 상기 탄성 표면파 소자 영역에도 미치는 배선 절연막을 적층하여 형성된 배선층과, 상기 IC 영역 및 상기 탄성 표면파 소자 영역의 배선 절연막의 위에 형성되어 표면이 평탄화된 층간 절연막과, 상기 층간 절연막의 위에 형성된 압전 박막과, 상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 형성된 탄성 표면파 소자를 구비한 것을 특징으로 한다.
이 구성에 의하면, 층간 절연막의 표면을 평탄화하여, 층간 절연막의 위에 형성하는 압전 박막을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다. 또, 층간 절연막의 표면이 평탄화됨으로써, 압전 박막의 결정 배향성이 향상하여 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.
또, 본 발명의 탄성 표면파 장치는, 상기 탄성 표면파 소자 영역에서의 상기 반도체 기판 상 혹은 상기 소자 절연막 또는 상기 배선 절연막의 위에, 적어도 1층의 층 두께 조정막이 형성된 것이 바람직하다.
이 구성에 의하면, 층 두께 조정막을 탄성 표면파 소자 영역에서의 반도체 기판 상 혹은 소자 절연막 또는 배선 절연막의 위에 적절히 설치함으로써, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 하여, 평탄화 처리에서의 층간 절연막의 평탄화를 용이하게 할 수 있다. 이 때문에, 탄성 표면파 소자를 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다.
또, 본 발명의 탄성 표면파 장치는, 상기 층 두께 조정막은 상기 탄성 표면파 소자의 아래쪽에 구비되고, 또한 상기 탄성 표면파 소자가 형성된 영역을 상기 탄성 표면파 장치의 두께 방향으로 투영한 영역이, 상기 층 두께 조정막이 형성되는 영역에 포함되는 위치 및 면적으로 형성된 것이 바람직하다.
이 구성에 의하면, 층 두께 조정막을 탄성 표면파 소자의 아래쪽에서 또한, 탄성 표면파 소자를 형성하는 영역을 포함하는 위치 및 면적으로 형성함으로써, 탄 성 표면파 소자를 형성하는 부분의 단차가 적어져, 평탄도가 좋은 면을 형성할 수 있다. 이 때문에, 탄성 표면파 소자를 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다.
또한 본 발명의 탄성 표면파 장치의 제조 방법은, 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역을 구비하고, 상기 IC 영역의 위에 상기 탄성 표면파 소자 영역을 배치하여 하나의 칩으로 구성한 탄성 표면파 장치의 제조 방법으로서, 상기 반도체 기판 상의 상기 IC 영역에 반도체 소자와, 상기 반도체 소자를 덮는 소자 절연막을 구비하는 반도체 소자층을 형성하는 공정과, 상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 복수의 배선과, 상기 배선 사이의 절연을 하는 배선 절연막을 적층하여 구비한 배선층을 형성하는 공정과, 상기 배선층의 위에, 표면이 평탄화된 층간 절연막을 형성하는 공정과, 상기 층간 절연막의 위에 압전 박막을 형성하는 공정과, 상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 탄성 표면파 소자를 형성하는 공정을 구비하는 것을 특징으로 한다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층간 절연막의 표면을 평탄화함으로써, 층간 절연막의 위에 형성하는 압전 박막을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다. 또, 층간 절연막의 표면이 평탄화됨으로써, 압전 박막의 결정 배향성이 향상하여 전기 기계 결합 계수(K2)가 커진다는 효과 도 생긴다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 표면이 평탄화된 층간 절연막을 형성하는 공정이, 층간 절연막을 형성한 후에 그 표면을 CMP 처리하는 공정인 것이 바람직하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층간 절연막의 표면을 CMP 처리함으로써 평탄화하여, 층간 절연막의 위에 형성하는 압전 박막을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에 압전 박막 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 표면이 평탄화된 층간 절연막을 형성하는 공정이, SOG막을 형성하는 공정이어도 된다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층간 절연막으로서 SOG(Spin On Glass)막을 이용함으로써 표면이 평탄화된 층간 절연막을 용이하게 얻을 수 있다. 이 SOG막은, 액체의 SOG재를 스핀코트로 회전 도포한 후에 고온으로 베이크하여 얻어진다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 소자 절연막 및 상기 배선 절연막을 형성 후, 상기 소자 절연막 및 상기 배선 절연막의 표면을 CMP 처리하는 공정, 또는 상기 소자 절연막 및 상기 배선 절연막으로서의 상기 SOG막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이 탄성 표면파 장치의 제조 방법에 의하면, 특히, 배선층을 다층 형성할 필 요가 있는 경우에, 적절히 IC 영역과 탄성 표면파 소자 영역의 소자 절연막 및 상기 배선 절연막을 CMP 처리 또는 SOG막을 형성하여, IC 영역과 탄성 표면파 소자 영역의 사이의 단차를 적게 할 수 있다. 이에 의해, 층간 절연막의 평탄화를 용이하게 할 수 있다.
또, 본 발명의 탄성 표면파 장치의 제조 방법은, 상기 탄성 표면파 장치를 다수 구비한 웨이퍼 상태로 상기 CMP 처리 또는 상기 SOG막을 형성하는 것이 바람직하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 다수의 탄성 표면파 장치를 구비한 웨이퍼 상태로 CMP 처리 또는 SOG막을 형성함으로써, 소자 절연막, 배선 절연막, 층간 절연막의 평탄화 처리를 효율적으로 실시할 수 있다.
또, 본 발명의 탄성 표면파 장치는, 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역을 구비하고, 상기 IC 영역의 위에 상기 탄성 표면파 소자 영역을 배치하여 하나의 칩으로 구성한 탄성 표면파 장치로서, 상기 반도체 기판 상의 IC 영역에는 반도체 소자와 상기 반도체 소자를 덮는 소자 절연막이 형성된 반도체 소자층과, 상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 배선과 상기 배선 사이를 절연하여 상기 배선 절연막을 적층하여 형성된 배선층과, 상기 IC 영역의 배선 절연막의 위에 형성되어 표면이 평탄화된 층간 절연막과, 상기 층간 절연막의 위에 형성된 압전 박막과, 상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 형성된 탄성 표면파 소자를 구비한 것을 특징으로 한다.
이 구성에 의하면, 층간 절연막의 표면을 평탄화하여, 층간 절연막의 위에 형성하는 압전 박막을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치를 제공할 수 있다. 또, 층간 절연막의 표면이 평탄화됨으로써, 압전 박막의 결정 배향성이 향상하여 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.
또, IC 영역의 위에 탄성 표면파 소자 영역을 구비하기 때문에, 각각을 병렬로 배치한 경우에 비해서 칩의 면적을 삭감할 수 있고, 탄성 표면파 장치의 소형화를 가능하게 한다.
또한, 이와 같은 구조를 취함으로, IC 영역과 탄성 표면파 소자 영역을 접속하는 배선 길이가 단축되기 때문에 고주파 특성의 향상을 기대할 수 있다.
이하, 본 발명을 구체화한 실시 형태에 대해서 도면을 따라서 설명한다.
(제1 실시 형태)
본 발명의 실시 형태에 따른 탄성 표면파 장치의 제조 방법을 설명하기에 앞서서, 제조 공정에 이용되는 반도체 웨이퍼와 탄성 표면파 장치의 개략에 대해서 설명한다.
도 1(a)는 탄성 표면파 장치의 제조에 이용되는 반도체 웨이퍼의 모식 평면도를 도시하고, 도 1(b)는, 탄성 표면파 장치의 모식 평면도이다.
본 발명의 실시 형태에 따른 탄성 표면파 장치의 제조 방법에 있어서, 반도체 기판으로서의 반도체 웨이퍼(2) 내에 탄성 표면파 장치(1)를 다수 형성하여, 반 도체 웨이퍼(2)의 상태로 탄성 표면파 장치(1)의 제조가 행해진다.
하나의 탄성 표면파 장치(1)는, IC 영역(10)과 탄성 표면파 소자 영역(20)을 구비하고, 각각을 옆으로 나열하여, IC와 탄성 표면파 소자가 전기적으로 접속하여 하나의 칩으로 구성되어 있다. IC 영역(10)에는 반도체 소자(도 2에 도시한다)가 형성되고, Al 배선(11)이 적층되는 일반의 IC와 동일한 구조로 되어 있다. 한편, 탄성 표면파 소자 영역(20)에는, 빗살모양의 IDT 전극(21)과 반사기(22)를 구비한 탄성 표면파 소자(23)로서의 SAW 공진자를 형성하고 있다.
다음에, 상기한 바와 같은 IC 영역과 탄성 표면파 소자 영역이 병렬로 배치되어 하나의 칩으로 구성된 탄성 표면파 장치의 제조 공정에 대해서 설명한다.
도 2, 도 3, 도 4는 탄성 표면파 장치의 제조 공정을 설명하는 모식 부분 단면도이고, 도 2에서 도 4의 순서로 제조 공정이 진행된다.
도 2(a)에서, 실리콘으로 이루어지는 반도체 기판(30)의 IC 영역에, 종래 알려진 방법으로 다수의 반도체 소자(31)를 형성한다. 또, 반도체 기판(30) 상의 IC 영역과 탄성 표면파 소자 영역의 경계 부근에, 다수의 Al 더미막(32)을 형성하여, 배선 밀도의 조정을 행한다.
그리고, 도 2(b)에 도시하는 바와 같이, 반도체 기판(30)의 위에 SiO2로 이루어지는 소자 절연막(33)을 형성하여, 반도체 소자(31)를 절연한다. 이 때, IC 영역뿐만 아니라 탄성 표면파 소자 영역에서도 소자 절연막(33)을 형성한다.
이와 같이 하여, IC 영역에 반도체 소자(31)와 소자 절연막(33)으로 구성되 는 반도체 소자층(45)을 형성한다.
또, 소자 절연막(33)은 두께가 균일한 막으로, 스퍼터링 등의 수법으로 형성하기 때문에, 반도체 소자(31)와 Al 더미막(32)을 형성한 부분과, 형성하고 있지 않은 부분에서는 단차가 생기고 있다.
다음에, 도 2(c)에 도시하는 바와 같이, IC 영역에서의 반도체 소자(31) 상의 소자 절연막(33)의 일부를 에칭에 의해 제거하고, Al을 매설하여 반도체 소자(31)와 도통하는 Al 배선(34)을 형성한다. Al 배선(34)을 형성할 때, Al 더미막(35)도 동시에 형성한다. 또, 탄성 표면파 소자 영역에는 층 두께 조정막(36)을, Al 배선(34) 및 Al 더미막(35)과 동시에 형성한다. 층 두께 조정막(36)은, 도 1(b)에 도시하는 바와 같이, 후술하는 공정에서 형성되는 IDT 전극(21), 반사기(22)로 이루어지는 탄성 표면파 소자(23)의 아래쪽에 위치하고, 탄성 표면파 소자(23)를 형성하는 영역을 탄성 표면파 장치(1)의 두께 방향으로 투영한 영역이, 층 두께 조정막(36)을 형성하는 영역에 포함되는 위치 및 면적으로 형성된다.
그리고, 도 3(a)에 도시하는 바와 같이, IC 영역 및 탄성 표면파 소자 영역에 SiO2로 이루어지는 배선 절연막(37)을 형성한다.
이와 같이 하여, IC 영역에 Al 배선(34)과 배선 절연막(37)으로 구성되는 배선층(46)을 형성한다.
또한, 도 3(b)에 도시하는 바와 같이, Si3N4로 이루어지는 층간 절연막(38)을 IC 영역 및 탄성 표면파 소자 영역에 형성함으로써, IC의 내습성 향상을 도모할 수 있다.
그 후, 도 3(c)에 도시하는 바와 같이, CMP(Chemical Mechanical Polishing) 처리에 의해, 층간 절연막(38)을 IC 영역과 탄성 표면파 소자 영역의 층간 절연막(38)이 평탄하게 될 때까지 연마한다. 이 때, CMP 처리는 웨이퍼 상태로 행해진다. 이 CMP 처리는, 실리카 등의 미소한 연마제와 약액을 혼합한 연마액을 연마 패드의 표면에 흐르게 하면서 웨이퍼를 패드에 압착시켜 기계적 화학적으로 연마하여, 웨이퍼 표면을 평탄화하는 처리 방법이다.
다음에, 도 4(a)에 도시하는 바와 같이, CMP 처리에 의해 평탄화된 층간 절연막(38)의 위에, ZnO로 이루어지는 압전 박막(39)을, IC 영역 및 탄성 표면파 소자 영역에 형성한다.
그 후, 도 4(b)에 도시하는 바와 같이, 탄성 표면파 소자 영역의 압전 박막(39) 상에 탄성 표면파 소자(40)를 형성한다. 탄성 표면파 소자(40)는, 도 1(b)에 도시한 IDT 전극(21)과 반사기(22)를 구비한 SAW 공진자로서 구성되어 있다.
이와 같이 하여, 반도체 기판(30)에 IC 영역과 탄성 표면파 소자 영역을 옆으로 나열하여, 하나의 칩으로 구성한 탄성 표면파 장치(1)를 얻을 수 있다.
또한, 층 두께 조정막(36)을 반도체 기판(30) 상, 혹은 배선 절연막(37) 상에 설치해도 실시가 가능하다. 또, 압전 박막(39)을 탄성 표면파 소자 영역에만 설치하여 실시해도 된다. 또한, 소자 절연막(33) 및 배선 절연막(37)의 막 두께를 적절히 조정함으로써, 층 두께 조정막(36)을 설치하지 않은 실시도 가능하다.
이상과 같이, 본 실시 형태의 탄성 표면파 장치(1)의 제조 방법에 의하면, 층간 절연막(38)의 표면을 CMP 처리함으로써 평탄화하여, 층간 절연막(38)의 위에 형성하는 압전 박막(39)을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 평탄한 압전 박막(39) 상에 형성되는 탄성 표면파 소자(40)는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(1)를 제공할 수 있다. 또, 층간 절연막(38)의 표면이 평탄화됨으로써, 압전 박막(39)의 결정 배향성이 좋아져, 탄성 표면파 소자(40)의 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.
또, 탄성 표면파 소자 영역에서의 소자 절연막(33) 또는 배선 절연막(37)의 위에 층 두께 조정막(36)을 적절히 설치함으로써, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 하여, CMP 처리에서의 층간 절연막(38)의 평탄화를 용이하게 할 수 있다.
그리고, CMP 처리는 탄성 표면파 장치를 다수 구비한 웨이퍼 상태로 행해지기 때문에, 효율적으로 CMP 처리를 할 수 있다.
또, 층 두께 조정막(36)을 탄성 표면파 소자(40)의 아래쪽에서 또한, 탄성 표면파 소자(40)를 포함하는 위치 및 면적으로 형성함으로써, 탄성 표면파 소자(40)를 형성하는 부분의 단차가 적어진다. 이 단차가 적어지는 것으로부터, 단차가 경사를 따라서 탄성 표면파 소자 영역으로 진행되는 것을 감소시켜, 평탄도가 좋은 면을 형성할 수 있다.
또한, 층 두께 조정막(36)을 IC 영역의 Al 배선을 형성하는 공정과 동일 공 정으로 형성할 수 있고, 효율적으로 층 두께 조정막(36)을 형성할 수 있다.
(제2 실시 형태)
다음에, 제2 실시 형태로서 제1 실시 형태에서의 층간 절연막을 SOG(Spin On Glass)막으로 형성하는 경우에 대해서 설명한다. 제1 실시 형태에서 설명한 도 2에서 도 3(a)의 배선 절연막(37)을 형성할 때까지는 같은 공정이기 때문에 설명을 생략하고, 그 이후의 공정에 대해서 도 5를 이용하여 설명한다. 또한, 제1 실시 형태와 같은 구성 부재에는 같은 부호를 붙인다.
도 5(a)에서, 배선 절연막(37)의 위에 SOG막을 형성하여 층간 절연막(42)으로 한다. 층간 절연막(42)으로서의 SOG막은, 배선 절연막(37)의 위에서, 예를 들면 무기계 혹은 유기계의 액상 SOG재를 스핀코트한 후에 고온으로 베이트하여 용제를 휘발시켜, SOG재를 중합 반응시켜서 형성된다. 또한, 이 SOG막의 형성에서는, 웨이퍼 상태로 SOG재를 도포하여, 베이크가 행해진다. 이 때, SOG재를 배선 절연막(37)의 위에 도포하여, 스핀코트함으로써, 배선 절연막(37) 표면의 단차에 SOG재가 흘러 들어와, 얇고 평탄한 층간 절연막(42)을 형성할 수 있다.
그리고, 도 5(b)에 도시하는 바와 같이, SOG막으로 형성한 층간 절연막(42)의 위에, ZnO로 이루어지는 압전 박막(39)을, IC 영역 및 탄성 표면파 소자 영역에 형성한다.
그 후, 도 5(c)에 도시하는 바와 같이, 탄성 표면파 소자 영역의 압전 박막(39) 상에 IDT 전극과 반사기로 구성되는 탄성 표면파 소자(40)를 형성한다. 이와 같이 하여, 반도체 기판(30)에 IC 영역과 탄성 표면파 소자 영역을 옆으로 나열하 여, 하나의 칩으로 구성한 탄성 표면파 장치(3)를 얻을 수 있다.
이와 같이, 층간 절연막(42)을 SOG막으로 형성하는 것도 가능하고, SOG막을 이용함으로써 용이하고 또한 저렴한, 평탄화된 층간 절연막(42)을 얻을 수 있다. 그리고, 층간 절연막(42)의 위에 형성하는 압전 박막(39)을 평탄한 상태를 유지하여 형성할 수 있고, 탄성 표면파 소자(40)를 치수 정밀도 좋게 형성할 수 있다. 이 때문에, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(3)를 제공할 수 있다.
(제3 실시 형태)
다음에, 제3 실시 형태로서, IC 영역의 배선층에서 Al 배선을 다층으로 설치한 경우에 대해서 설명한다.
도 6, 도 7, 도 8, 도 9, 도 10은 탄성 표면파 장치의 제조 공정을 설명하는 모식 부분 단면도이고, 도 6에서 도 10의 순서로 제조 공정이 진행된다.
도 6(a)에서, 실리콘으로 이루어지는 반도체 기판(50)의 IC 영역에, 종래 알려진 방법으로 다수의 반도체 소자(51)를 형성한다. 또, 반도체 기판(50) 상의 IC 영역과 탄성 표면파 소자 영역의 경계 부근에, 다수의 Al 더미막(52)을 형성하여, 배선 밀도의 조정을 행한다.
그리고, 도 6(b)에 도시하는 바와 같이, 반도체 기판(50)의 위에 SiO2로 이루어지는 소자 절연막(53)을 형성한다. 이 때, IC 영역뿐만 아니라 탄성 표면파 소자 영역에서도 소자 절연막(53)을 형성한다.
이와 같이 하여, IC 영역에 반도체 소자(51)와 소자 절연막(53)으로 구성되는 반도체 소자층(68)을 형성한다.
소자 절연막(53)은 두께가 균일한 막으로, 스퍼터링 등의 수법으로 형성되기 때문에, 반도체 소자(51)와 Al 더미막(52)을 형성한 부분과, 형성하고 있지 않은 부분에서는 단차가 생기고 있다. 특히, IC 영역과 탄성 표면파 소자 영역의 경계에서 단차가 생기고 있다.
도 6(c)에 도시하는 바와 같이, CMP 처리에 의해 IC 영역의 소자 절연막(53)의 표면을 연마함으로써, 상기 단차를 적게 할 수 있다.
다음에, 도 7(a)에 도시하는 바와 같이, IC 영역에서의 반도체 소자(51) 상의 소자 절연막(53)의 일부를 에칭에 의해 제거하여, Al을 매설하여 반도체 소자(51)와 도통하는, 제1 Al 배선(54)을 형성한다. 제1 Al 배선(54)을 형성할 때, Al 더미막(55)도 동시에 형성한다.
그리고, 도 7(b)에 도시하는 바와 같이, IC 영역 및 탄성 표면파 소자 영역에 SiO2로 이루어지는 제1 배선 절연막(56)을 형성한다.
그 후, 도 7(c)에 도시하는 바와 같이, CMP 처리에 의해 IC 영역의 제1 배선 절연막(56)의 표면을 연마하여, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 한다.
다음에, 도 8(a)에 도시하는 바와 같이, 제1 배선 절연막(56)의 위에 제2 Al 배선(57) 및 Al 더미막(58)을 형성한다. 또, 탄성 표면파 소자 영역에는 층 두께 조정막(59)을, 제2 Al 배선(57) 및 Al 더미막(58)과 동시에 형성한다. 층 두께 조정막(59)은, 후술하는 IDT 전극, 반사기로 이루어지는 탄성 표면파 소자의 아래쪽에 위치하고, 탄성 표면파 소자를 형성하는 영역을 탄성 표면파 장치의 두께 방향으로 투영한 영역이, 층 두께 조정막을 형성하는 영역에 포함되는 위치 및 면적으로 형성된다.
그리고, 도 8(b)에 도시하는 바와 같이, SiO2로 이루어지는 제2 배선 절연막(60)을 형성한 후, CMP 처리에 의해 IC 영역의 제2 배선 절연막(60)의 표면을 연마한다.
다음에, 도 9(a)에 도시하는 바와 같이, 제2 배선 절연막(60)의 위에 제3 Al 배선(61) 및 Al 더미막(62)을 형성하고, 그 후, SiO2로 이루어지는 제3 배선 절연막(63)을 형성한다. 그리고, CMP 처리에 의해 IC 영역의 제3 배선 절연막(63)의 표면을 연마하여, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 한다.
이와 같이 하여, IC 영역에 제1 Al 배선(54), 제2 Al 배선(57), 제3 Al 배선(61) 및 제1 배선 절연막(56), 제2 배선 절연막(60), 제3 배선 절연막(63)으로 구성되는 배선층(69)을 형성한다.
그리고, 도 9(b)에 도시하는 바와 같이, 탄성 표면파 소자 영역에서의 제3 배선 절연막(63)의 위에, 층 두께 조정막(64)을 형성한다. 층 두께 조정막(64)은 층 두께 조정막(59)과 동일하게, 후술하는 IDT 전극, 반사기로 이루어지는 탄성 표면파 소자의 아래쪽에 위치하고, 탄성 표면파 소자를 포함하는 위치 및 면적으로 형성된다. 그 후, Si3N4로 이루어지는 층간 절연막(65)을 IC 영역 및 탄성 표면파 소자 영역에 형성함으로써, IC의 내습성 향상을 도모할 수 있다. 그리고, CMP 처리에 의해, IC 영역과 탄성 표면파 소자 영역의 층간 절연막(65)이 평탄하게 될 때까지 연마한다.
또한, 지금까지 서술한 본 실시 형태에서의 CMP 처리는, 웨이퍼 상태로 행해진다.
다음에, 도 10에 도시하는 바와 같이, CMP 처리에 의해 평탄화된 층간 절연막(65)의 위에, ZnO로 이루어지는 압전 박막(66)을, IC 영역 및 탄성 표면파 소자 영역에 형성한다. 그 후, 탄성 표면파 소자 영역의 압전 박막(66) 상에 탄성 표면파 소자(67)를 형성한다. 탄성 표면파 소자(67)는, 도 1(b)에 도시한 IDT 전극(21)과 반사기(22)를 구비한 SAW 공진자로서 구성되어 있다.
이와 같이 하여, 반도체 기판(50)에 IC 영역과 탄성 표면파 소자 영역을 옆으로 나열하여, 하나의 칩으로 구성한 탄성 표면파 장치(70)를 얻을 수 있다.
또한, 층 두께 조정막(59, 64)은 반도체 기판(50) 혹은 소자 절연막(53) 또는 제1 배선 절연막(56), 제2 배선 절연막(60), 제3 배선 절연막(63) 위의 어느 부분에 형성해도 된다. 또, 배선층은 몇층이든, 층 두께 조정막을 적절히 형성함으로써 실시하는 것이 가능하다.
이상과 같이, 본 실시 형태의 탄성 표면파 장치(70)의 제조 방법에 의하면, 층간 절연막(65)의 표면을 CMP 처리함으로써 평탄화하여, 층간 절연막(65)의 위에 형성하는 압전 박막(66)을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 평탄한 압전 박막(66) 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자(67)는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(70)를 제공할 수 있다. 또, 층간 절연막(65)의 표면이 평탄화됨으로써, 압전 박막(66)의 결정 배향성이 좋아져, 탄성 표면파 소자(67)의 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.
또, 탄성 표면파 소자 영역에서의 소자 절연막(53) 또는 제1 배선 절연막(56), 제2 배선 절연막(60), 제3 배선 절연막(63)의 위에 층 두께 조정막(59, 64)을 적절히 설치함으로써, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 하여, CMP 처리에서의 층간 절연막(65)의 평탄화를 용이하게 할 수 있다.
또한, 소자 절연막(53) 및 제1 배선 절연막(56), 제2 배선 절연막(60), 제3 배선 절연막(63)을 각각 CMP 처리하여, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 하여, CMP 처리에서의 층간 절연막(65)의 평탄화를 용이하게 할 수 있다. 이것은, Al 배선을 다층으로 적층하는 경우에, IC 영역과 탄성 표면파 소자 영역의 단차가 확대되는 것을 감소시켜, 층간 절연막(65)의 평탄화에 있어서 효과를 갖는다.
그리고, CMP 처리는 탄성 표면파 장치(70)를 다수 구비한 웨이퍼 상태로 행해지기 때문에, 효율적으로 CMP 처리를 할 수 있다.
또, 층 두께 조정막(59, 64)을 탄성 표면파 소자(67)의 아래쪽에서 또한, 탄 성 표면파 소자(67)를 포함하는 위치 및 면적으로 형성함으로써, 탄성 표면파 소자(67)를 형성하는 부분의 단차가 적어져, 평탄도가 좋은 면을 형성할 수 있다.
또한, 층 두께 조정막(59, 64)을 IC 영역의 Al 배선을 형성하는 공정과 동일 공정으로 형성할 수 있어, 효율적으로 층 두께 조정막(59, 64)을 형성할 수 있다.
(제4 실시 형태)
상기 제3 실시 형태에서의 층간 절연막을 SOG막으로 형성해도 된다. 제4 실시 형태로서 제3 실시 형태에서의 층간 절연막을 SOG막으로 형성하는 경우에 대해서 설명한다. 제3 실시 형태에서 설명한 도 6에서 도 9(a)의 제3 배선 절연막(63)을 형성할 때까지는 같은 공정이기 때문에 설명을 생략하고, 그 이후의 공정에 대해서 도 11을 이용하여 설명한다. 또한, 제3 실시 형태와 같은 구성 부재에는 같은 부호를 붙인다.
도 11(a)에서, 탄성 표면파 소자 영역에서의 제3 배선 절연막(63)의 위에, 층 두께 조정막(64)를 형성하여, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 한다.
다음에 제3 배선 절연막(63)의 위에 SOG막을 형성하여 층간 절연막(72)으로 한다. 층간 절연막(72)으로서의 SOG막은, 제3 배선 절연막(63)의 위에서, 예를 들면 무기계 혹은 유기계의 액상 SOG재를 스핀코트한 후에 고온으로 베이크하여 용제를 휘발시켜, SOG재를 중합 반응시켜서 형성된다. 또한, 이 SOG막의 형성에서는, 웨이퍼 상태로 SOG재를 도포하여, 베이크가 행해진다. 이 때, SOG재를 제3 배선 절연막(63)의 위에 도포하여, 스핀코트함으로써, 제3 배선 절연막(63) 표면의 단차 에 SOG재가 흘러 들어와, 얇고 평탄한 층간 절연막(72)을 형성할 수 있다.
그리고, 도 11(b)에 도시하는 바와 같이, SOG막으로 형성한 층간 절연막(72)의 위에, ZnO로 이루어지는 압전 박막(66)을, IC 영역 및 탄성 표면파 소자 영역에 형성한다.
그 후, 탄성 표면파 소자 영역의 압전 박막(66) 상에 IDT 전극과 반사기로 구성되는 탄성 표면파 소자(67)를 형성한다. 이와 같이 하여, 반도체 기판(50)에 IC 영역과 탄성 표면파 소자 영역을 옆으로 나열하여, 하나의 칩으로 구성한 탄성 표면파 장치(71)를 얻을 수 있다.
이와 같이, 층간 절연막(72)을 SOG막으로 형성하는 것도 가능하고, SOG막을 이용함으로써 용이하고 또한 저렴한, 평탄화된 층간 절연막(72)을 얻을 수 있다. 그리고, 층간 절연막(72)의 위에 형성하는 압전 박막(66)을 평탄한 상태를 유지하여 형성할 수 있고, 탄성 표면파 소자(67)를 치수 정밀도 좋게 형성할 수 있다. 이 때문에, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(71)를 제공할 수 있다.
(제5 실시 형태)
다음에 본 발명에 따른 탄성 표면파 장치의 실시 형태에 대해서 설명한다. 본 실시 형태의 탄성 표면파 장치는 상술한 실시 형태 1∼4에서의 탄성 표면파 장치의 제조 방법에 의해 제작되어 있다.
도 1(b)에 도시하는 탄성 표면파 장치(1)는, IC 영역(10)과 탄성 표면파 소자 영역(20)을 구비하고 있다. IC 영역(10)에는 반도체 기판에 반도체 소자가 형 성되고, 그 위에 반도체 소자를 접속하는 Al 배선(11)이 적층되어 있다. 또, Al 배선 밀도를 조정하기 위해서, Al 더미막(12)이 배치되어 있다. 그리고, Al 패드(13)가 설치되어, 외부와의 전기적 접속을 행한다. 또, IC 영역(10)에는, 탄성 표면파 소자를 구동하는 발진 회로 등의 고주파 회로가 포함되어 있다.
탄성 표면파 소자 영역(20)에는, IDT 전극(21)과 반사기(22)를 구비한 탄성 표면파 소자(23)로서의 SAW 공진자가 형성되고, 외부와의 전기적 접속을 위해서 Al 패드(24)가 설치되어 있다.
이와 같이, 반도체 기판에 IC 영역(10)과 탄성 표면파 소자 영역(20)을 옆으로 나열하여, 각각이 일체화된 탄성 표면파 장치(1)를 구성하고 있다.
탄성 표면파 소자 영역(20)에는, 예를 들면 도 4(b)에 도시하는 바와 같이, 소자 절연막(33)의 위에 층 두께 조정막(36)이 형성되어, IC 영역(10)과 탄성 표면파 소자 영역(20)의 단차를 감소시키고 있다. 또, 층간 절연막(38)은 CMP 처리되고, IC 영역(10)과 탄성 표면파 소자 영역(20)은 단차없이 평탄화되어 있다. 그리고, 이 평탄화된 층간 절연막(38)의 위에 압전 박막(39)이 형성되고, 또한 그 위에 탄성 표면파 소자(40)가 형성되어 있다.
또한, 층 두께 조정막(36)은 IDT 전극(21)과 반사기(22)로 구성되는 탄성 표면파 소자(40)의 아래쪽에서 또한, 탄성 표면파 소자(40)가 형성되는 영역을 탄성 표면파 장치(1)의 두께 방향으로 투영한 영역이, 층 두께 조정막(36)이 형성되는 영역에 포함되는 위치 및 면적으로 형성되어 있다.
이와 같이, 탄성 표면파 장치(1)의 층간 절연막(38)의 표면이 평탄하게 형성 되기 때문에, 층간 절연막(38)의 위에 형성되는 압전 박막(39)을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막(39) 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자(40)는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(1)를 제공할 수 있다. 또, 층간 절연막(38)의 표면이 평탄화됨으로써, 압전 박막(39)의 결정성이 좋아져 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.
또, 층 두께 조정막(36)을 탄성 표면파 소자 영역에서의 소자 절연막(33) 또는 배선 절연막(37)의 위에 적절히 설치함으로써, IC 영역과 탄성 표면파 소자 영역의 단차를 적게 하여, CMP 처리 등의 평탄화 처리에서 층간 절연막(38)의 평탄화를 용이하게 할 수 있다.
또한, 층 두께 조정막(36)을 탄성 표면파 소자의 아래쪽에서 또한, 탄성 표면파 소자를 포함하는 위치 및 면적으로 형성함으로써, 탄성 표면파 소자를 형성하는 부분의 단차가 적어져, 평탄도가 좋은 면을 형성할 수 있다.
또한, 상기 실시 형태에서 층 두께 조정막은 균일한 막으로서 형성하였지만, 탄성 표면파의 전계에 영향을 주지 않는 범위에서 적절히, 층 두께 조정막이 다수의 구멍을 갖는 것도 가능하다.
(제6 실시 형태)
다음에, IC 영역의 위쪽에 탄성 표면파 소자 영역을 구비하는 탄성 표면파 장치에 대해서 간단히 설명한다.
도 12(a)는 탄성 표면파 장치의 모식 단면도이고, 도 12(b)는 모식 측면도이다.
탄성 표면파 장치(100)는, 반도체 기판(130)에 반도체 소자와 배선이 형성된 IC 영역(110)과, IC 영역(110)의 위쪽에 형성된 탄성 표면파 소자 영역(120)을 구비하고, IC와 탄성 표면파 소자가 전기적으로 접속하여 하나의 칩으로 구성되어 있다.
탄성 표면파 소자 영역(120)에는, 압전 박막(139)이 설치되고, 그 위에 빗살모양의 IDT 전극(121)과 반사기(122)를 갖는 탄성 표면파 소자(123)가 구비되어 있다. 또, 이 탄성 표면파 장치(100)에는 복수의 Al 패드(113)가 배치되고, 일부의 Al 패드(113)로부터 접속 Al 배선(124)에 의해 IDT 전극(121)과 IC의 전기적 접속이 이루어지고 있다.
이상과 같은 구성의 탄성 표면파 장치(100)의 제조 공정에 대해서 설명한다.
도 13, 도 14, 도 15는 탄성 표면파 장치의 제조 공정을 설명하는 모식 부분 단면도이고, 도 13에서 도 15의 순서로 제조 공정이 진행된다.
도 13(a)에서, 실리콘으로 이루어지는 반도체 기판(130)에, 종래 알려진 방법으로 다수의 반도체 소자(131) 및 Al 배선(132)을 형성한다.
그리고, 도 13(b)에 도시하는 바와 같이, 반도체 기판(130)의 위에 SiO2로 이루어지는 소자 절연막(133)을 형성하여, 반도체 소자(131) 및 Al 배선(132)을 절연한다.
이와 같이 하여, 반도체 소자(131)와 소자 절연막(133)으로 구성되는 반도체 소자층(145)을 형성한다. 이 소자 절연막(133)은 스퍼터링 등의 수법으로 형성한다.
다음에, 도 13(c)에 도시하는 바와 같이, 반도체 소자(131) 상의 소자 절연막(133)의 일부를 에칭에 의해 제거하여, Al을 매설하여 반도체 소자(131)와 도통하는 Al 배선(134, 135), Al 패드(136)를 형성한다.
그리고, 그 위에서, 도 13(d)에 도시하는 바와 같이 SiO2로 이루어지는 배선 절연막(137)을 형성한다.
이와 같이 하여, Al 배선(134, 135), Al 패드(136)와 배선 절연막(137)으로 구성되는 배선층(146)을 형성한다.
다음에 도 14(a)에 도시하는 바와 같이, 배선 절연막(137)의 위에 Si3N4로 이루어지는 층간 절연막(138)을 형성한다. 여기에서, 층간 절연막(138)의 표면은 그 아래의 반도체 소자(131) 또는 Al 배선(132, 134, 135)의 유무에 의해 단차가 생기고 있다. 이것은, 소자 절연막(133), 배선 절연막(137), 층간 절연막(138)이 막 두께 균일성이 높은 스퍼터링 등의 수법으로 형성되어 있기 때문이다.
그 후, 도 14(b)에 도시하는 바와 같이, CMP(Chemical Mechanical Polishing) 처리에 의해, 층간 절연막(138)이 평탄하게 될 때까지 연마한다. 이 때, CMP 처리는 웨이퍼 상태로 행해진다. 이 CMP 처리는, 실리카 등의 미소한 연마제와 약액을 혼합한 연마액을 연마 패드의 표면에 흐르게 하면서 웨이퍼를 패드 에 압착시켜 기계적 화학적으로 연마하여, 웨이퍼 표면을 평탄화하는 처리 방법이다.
다음에, 도 14(c)에 도시하는 바와 같이, CMP 처리에 의해 평탄화된 층간 절연막(138)의 위에, ZnO로 이루어지는 압전 박막(139)을 형성한다.
그 후, 도 14(d)에 도시하는 바와 같이, Al 패드(136)의 위쪽의 배선 절연막(137), 층간 절연막(138), 압전 박막(139)을 에칭하여 개공부(開孔部)(143)를 형성한다.
그리고, 도 15에 도시하는 바와 같이, 접속 Al 배선(124)을 Al 패드(136)에서 개공부(143)의 측벽으로부터 압전 박막(139)의 상면에 걸쳐서 형성한다.
그 후, 압전 박막(139) 상에 탄성 표면파 소자(123)를 형성한다. 탄성 표면파 소자(123)는, 도 12(a)에 도시한 IDT 전극(121)과 반사기(122)를 구비한 SAW 공진자로서 구성되어 있다.
이와 같이 하여, 반도체 기판(130)에 IC 영역의 위쪽에 탄성 표면파 소자 영역을 구비하여, 하나의 칩으로 구성한 탄성 표면파 장치(100)를 얻을 수 있다.
이상과 같이, 본 실시 형태의 탄성 표면파 장치(100)의 제조 방법에 의하면, 층간 절연막(138)의 표면을 CMP 처리함으로써 평탄화하여, 층간 절연막(138)의 위에 형성하는 압전 박막(139)을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 평탄한 압전 박막(139) 상에 형성되는 탄성 표면파 소자(123)는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(100)를 제공할 수 있다. 또, 층간 절연막(138)의 표면이 평탄화됨으로써, 압전 박막(139)의 결정 배향성이 좋아져, 탄성 표면파 소자(123)의 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다. 그리고, CMP 처리는 탄성 표면파 장치를 다수 구비한 웨이퍼 상태로 행해지기 때문에, 효율적으로 CMP 처리를 할 수 있다.
(제7 실시 형태)
다음에, 제7 실시 형태로서 제6 실시 형태에서의 층간 절연막을 SOG(Spin On Glass)막으로 형성하는 경우에 대해서 설명한다. 제6 실시 형태에서 설명한 도 13의 배선 절연막(137)을 형성할 때까지는 같은 공정이기 때문에 설명을 생략하고, 그 이후의 공정에 대해서 도 16을 이용하여 설명한다. 또한, 제6 실시 형태와 같은 구성 부재에는 같은 부호를 붙인다.
도 16(a)에서, 배선 절연막(137)의 위에 SOG막을 형성하여 층간 절연막(142)으로 한다. 층간 절연막(142)으로서의 SOG막은, 배선 절연막(137)의 위에서, 예를 들면 무기계 혹은 유기계의 액상 SOG재를 스핀코트한 후에 고온으로 베이크하여 용제를 휘발시켜, SOG재를 중합 반응시켜서 형성된다. 또한, 이 SOG막의 형성에서는, 웨이퍼 상태로 SOG재를 도포하여, 베이크가 행해진다. 이 때, SOG재를 배선 절연막(137)의 위에 도포하여, 스핀코트함으로써, 배선 절연막(137) 표면의 단차에 SOG재가 흘러 들어와, 얇고 평탄한 층간 절연막(142)을 형성할 수 있다.
그리고, 도 16(b)에 도시하는 바와 같이, SOG막으로 형성한 층간 절연막(142)의 위에, ZnO로 이루어지는 압전 박막(139)을 형성한다.
그 후, 도 16(c)에 도시하는 바와 같이, Al 패드(136)의 위쪽의 배선 절연막 (137), 층간 절연막(142), 압전 박막(139)을 에칭하여 개공부(143)를 형성하고, 접속 Al 배선(124)을 Al 패드(136)에서 개공부(143)의 측벽으로부터 압전 박막(139)의 상면에 걸쳐서 형성한다.
그리고, 압전 박막(139) 상에 탄성 표면파 소자(123)를 형성한다.
이와 같이 하여, 반도체 기판(130)에 IC 영역의 위쪽에 탄성 표면파 소자 영역을 구비하여, 하나의 칩으로 구성한 탄성 표면파 장치(101)를 얻을 수 있다.
이와 같이, 층간 절연막(142)을 SOG막으로 형성하는 것도 가능하고, SOG막을 이용함으로써 용이하고 또한 저렴한, 평탄화된 층간 절연막(142)을 얻을 수 있다.
그리고, 층간 절연막(142)의 위에 형성하는 압전 박막(139)을 평탄한 상태를 유지하여 형성할 수 있고, 탄성 표면파 소자(123)를 치수 정밀도 좋게 형성할 수 있다. 이 때문에, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(101)를 제공할 수 있다.
(제8 실시 형태)
다음에, 제8 실시 형태로서, IC 영역의 배선층에서 Al 배선을 다층으로 설치한 경우에 대해서 설명한다.
도 17, 도 18, 도 19, 도 20은 탄성 표면파 장치의 제조 공정을 설명하는 모식 부분 단면도이고, 도 17에서 도 20의 순서로 제조 공정이 진행된다.
도 17(a)에서, 실리콘으로 이루어지는 반도체 기판(150)에, 종래 알려진 방법으로 다수의 반도체 소자(151) 및 Al 배선(152)을 형성한다.
그리고, 도 17(b)에 도시하는 바와 같이, 반도체 기판(150)의 위에 SiO2로 이루어지는 소자 절연막(153)을 형성한다.
이와 같이 하여, 반도체 소자(151)와 소자 절연막(153)으로 구성되는 반도체 소자층(168)을 형성한다.
소자 절연막(153)은 두께가 균일한 막으로, 스퍼터링 등의 수법으로 형성하기 때문에, 반도체 소자(151)와 Al 배선(152)을 형성한 부분과, 형성하고 있지 않은 부분에서는 단차가 생기고 있다.
그리고, 도 17(c)에 도시하는 바와 같이, CMP 처리에 의해 소자 절연막(153)의 표면을 연마한다. 이에 의해, 상기 단차를 적게 할 수 있다.
다음에, 도 17(d)에 도시하는 바와 같이, 반도체 소자(151) 상의 소자 절연막(153)의 일부를 에칭에 의해 제거하여, Al을 매설하여 반도체 소자(151)와 도통하는, 제1 Al 베선(154, 155)을 형성한다.
그리고, 도 17(e)에 도시하는 바와 같이, SiO2로 이루어지는 제1 배선 절연막(156)을 형성한다.
그 후, 도 18(a)에 도시하는 바와 같이, CMP 처리에 의해 제1 배선 절연막(156)의 표면을 연마하여, 제1 배선 절연막(156)의 표면의 단차를 적게 한다.
다음에, 도 18(b)에 도시하는 바와 같이, 제1 배선 절연막(156)의 위에 제2 Al 배선(158)을 형성한다.
그리고, 도 18(c)에 도시하는 바와 같이, SiO2로 이루어지는 제2 배선 절연 막(160)을 형성한 후, CMP 처리에 의해 제2 배선 절연막(160)의 표면을 연마한다.
동일하게, 제2 배선 절연막(160)의 위에 제3 Al 배선(162) 및 Al 패드(161)를 형성하고, 제3 배선 절연막(163)을 형성한 후, CMP 처리에 의해 제3 배선 절연막(163)의 표면을 연마한다.
이와 같이 하여, 제1 Al 배선(154), 제2 Al 배선(158), 제3 Al 배선(162) 및 제1 배선 절연막(156), 제2 배선 절연막(160), 제 3배선 절연막(163)으로 구성되는 배선층(169)을 형성한다.
다음에, 도 19(a)에 도시하는 바와 같이, Si3N4로 이루어지는 층간 절연막(165)을 형성한다. 그리고, 도 19(b)에 도시하는 바와 같이, CMP 처리에 의해, 층간 절연막(165)이 평탄하게 될 때까지 연마한다.
또한, 지금까지 서술한 본 실시 형태에서의 CMP 처리는, 웨이퍼 상태로 행해진다.
다음에, 도 19(c)에 도시하는 바와 같이, CMP 처리에 의해 평탄화된 층간 절연막(165)의 위에, ZnO로 이루어지는 압전 박막(166)을 형성한다.
그 후, 도 20에 도시하는 바와 같이, Al 패드(161)의 위쪽의 제3 배선 절연막(163), 층간 절연막(165), 압전 박막(166)을 에칭하여 개공부(159)를 형성하고, 접속 Al 배선(164)을 Al 패드(161)에서 개공부(159)의 측벽으로부터 압전 박막(166)의 상면에 걸쳐서 형성한다. 그리고, 압전 박막(166) 상에 탄성 표면파 소자(167)를 형성한다.
이와 같이 하여, 반도체 기판(150)의 IC 영역의 위쪽에 탄성 표면파 소자 영역을 구비하여, 하나의 칩으로 구성한 탄성 표면파 장치(102)를 얻을 수 있다.
이상과 같이, 본 실시 형태의 탄성 표면파 장치(102)의 제조 방법에 의하면, 층간 절연막(165)의 표면을 CMP 처리함으로써 평탄화하여, 층간 절연막(165)의 위에 형성하는 압전 박막(166)을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 평탄한 압전 박막(166) 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자(167)는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(102)를 제공할 수 있다. 또, 층간 절연막(165)의 표면이 평탄화됨으로써, 압전 박막(166)의 결정 배향성이 좋아져, 탄성 표면파 소자(167)의 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.
또한, 소자 절연막(153) 및 제1 배선 절연막(156), 제2 배선 절연막(160), 제3 배선 절연막(163)을 각각 CMP 처리하여 단차를 적게 하여, CMP 처리에서의 층간 절연막(165)의 평탄화를 용이하게 할 수 있다. 이것은, Al 배선을 다층으로 적층하는 경우에 단차가 확대되는 것을 감소시켜, 층간 절연막(165)의 평탄화에 있어서 효과를 갖는다.
그리고, CMP 처리는 탄성 표면파 장치(102)를 다수 구비한 웨이퍼 상태로 행해지기 때문에, 효율적으로 CMP 처리를 할 수 있다.
(제9 실시 형태)
다음에, 제9 실시 형태로서 제8 실시 형태에서의 층간 절연막을 SOG(Spin On Glass)막으로 형성하는 경우에 대해서 설명한다. 제8 실시 형태에서 설명한 도 17에서 도 18의 제3 배선 절연막(163)을 형성할 때까지는 같은 공정이기 때문에 설명을 생략하고, 그 이후의 공정에 대해서 도 21을 이용하여 설명한다. 또한, 제8 실시 형태와 같은 구성 부재에는 같은 부호를 붙인다.
도 21(a)에서, 제3 배선 절연막(163)의 위에 SOG막을 형성하여 층간 절연막(157)으로 한다. 층간 절연막(157)으로서의 SOG막은, 제3 배선 절연막(163)의 위에서, 예를 들면 무기계 혹은 유기계의 액상 SOG재를 스핀코트한 후에 고온으로 베이크하여 용제를 휘발시켜, SOG재를 중합 반응시켜서 형성된다. 또한, 이 SOG막의 형성에서는, 웨이퍼 상태로 SOG재를 도포하여, 베이크가 행해진다. 이 때, SOG재를 제3 배선 절연막(163)의 위에 도포하여, 스핀코트함으로써, 제3 배선 절연막(163) 표면의 단차에 SOG재가 흘러 들어와, 얇고 평탄한 층간 절연막(157)을 형성할 수 있다.
그리고, 도 21(b)에 도시하는 바와 같이, SOG막으로 형성한 층간 절연막(157)의 위에, ZnO로 이루어지는 압전 박막(166)을 형성한다.
그 후, 도 21(c)에 도시하는 바와 같이, Al 패드(161)의 위쪽의 제3 배선 절연막(163), 층간 절연막(157), 압전 박막(166)을 에칭하여 개공부(159)를 형성하고, 접속 Al 배선(164)을 Al 패드(161)에서 개공부(159)의 측벽으로부터 압전 박막(166)의 상면에 걸쳐서 형성한다. 그리고, 압전 박막(166) 상에 탄성 표면파 소자(167)를 형성한다.
이와 같이 하여, 반도체 기판(150)에 IC 영역의 위쪽에 탄성 표면파 소자 영 역을 구비하여, 하나의 칩으로 구성한 탄성 표면파 장치(103)를 얻을 수 있다.
이와 같이, 층간 절연막(157)을 SOG막으로 형성하는 것도 가능하고, SOG막을 이용함으로써 용이하고 또한 저렴한, 평탄화된 층간 절연막(157)을 얻을 수 있다. 그리고, 층간 절연막(157)의 위에 형성하는 압전 박막(166)을 평탄한 상태를 유지하여 형성할 수 있고, 탄성 표면파 소자(167)를 치수 정밀도 좋게 형성할 수 있다. 이 때문에, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(103)를 제공할 수 있다.
(제10 실시 형태)
다음에 본 발명에 따른 IC 영역의 위쪽에 탄성 표면파 소자 영역을 구비하는 탄성 표면파 장치의 실시 형태에 대해서 설명한다. 본 실시 형태의 탄성 표면파 장치는 상술한 실시 형태 6∼9에서의 탄성 표면파 장치의 제조 방법에 의해 제작되어 있다(도 12 참조).
예를 들면, 도 15에 도시하는 탄성 표면파 장치(100)와 같이, 탄성 표면파 장치(100)의 층간 절연막(138)의 표면이 평탄하게 형성되기 때문에, 층간 절연막(138)의 위에 형성하는 압전 박막(139)을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막(139) 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자(123)는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호한 탄성 표면파 장치(100)를 제공할 수 있다. 또, 층간 절연막(138)의 표면이 평탄화됨으로써, 압전 박막(139)의 결정성이 좋아져 전기 기계 결합 계수(K2)가 커 진다는 효과도 생긴다.
또, IC 영역의 위에 탄성 표면파 소자 영역을 구비하기 때문에, 각각을 병렬로 배치한 경우에 비해서 칩의 면적을 삭감할 수 있고, 탄성 표면파 장치의 소형화를 가능하게 한다.
또한, 이와 같은 구조를 취함으로써, IC 영역과 탄성 표면파 소자 영역을 접속하는 배선 길이가 단축되기 때문에 고주파 특성의 향상을 기대할 수 있다.
또한, 본 실시 형태의 배선층에서의 배선 절연막을 SOG막으로 형성하여, 배선층 표면을 평탄화하는 실시도 가능하다.
또, 실시 형태에서 반도체 기판의 재료로서 실리콘을 이용하여 설명을 하였지만, 그 외에 예를 들면, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe 등을 이용할 수 있다.
또, 실시 형태에서 압전 박막의 재료로서 ZnO을 이용하여 설명하였지만, 그 외에 예를 들면, AlN 등을 이용할 수 있다.
또한, 실시 형태에서 탄성 표면파 소자로서 SAW 공진자의 경우에 대해서 설명하였지만, 탄성 표면파 필터를 구성하는 것도 가능하다.
이 탄성 표면파 장치의 제조 방법에 의하면, 층간 절연막의 표면을 평탄화함으로써, 층간 절연막의 위에 형성하는 압전 박막을 평탄한 상태를 유지하여 형성할 수 있다. 이 때문에, 압전 박막 상에 형성되는 IDT 전극을 포함하는 탄성 표면파 소자는 치수 정밀도 좋게 형성할 수 있고, 공진 주파수의 편차가 없이 특성이 양호 한 탄성 표면파 장치를 제공할 수 있다. 또, 층간 절연막의 표면이 평탄화됨으로써, 압전 박막의 결정 배향성이 향상하여 전기 기계 결합 계수(K2)가 커진다는 효과도 생긴다.

Claims (17)

  1. 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역을 구비하고, 각각이 병렬로 배치되어 하나의 칩으로 구성된 탄성 표면파 장치의 제조 방법으로서,
    상기 반도체 기판 상의 상기 IC 영역에 반도체 소자와, 상기 반도체 소자를 덮는 소자 절연막을 구비하는 반도체 소자층을 형성하는 공정과,
    상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 복수의 배선과, 상기 배선 사이의 절연을 하는 배선 절연막을 적층하여 구비한 배선층을 형성하는 공정과,
    상기 각 공정에서 상기 탄성 표면파 소자 영역에는 상기 반도체 소자층을 구성하는 상기 소자 절연막과, 상기 배선층을 구성하는 상기 배선 절연막이 적층되어 있고,
    상기 IC 영역 및 상기 탄성 표면파 소자 영역의 배선 절연막의 위에, 표면이 평탄화된 층간 절연막을 형성하는 공정과,
    상기 층간 절연막의 위에 압전 박막을 형성하는 공정과,
    상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 탄성 표면파 소자를 형성하는 공정을 구비하는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  2. 제1항에 있어서,
    표면이 평탄화된 층간 절연막을 형성하는 상기 공정이, 층간 절연막을 형성 한 후에 그 표면을 CMP 처리하는 공정인 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  3. 제1항에 있어서,
    표면이 평탄화된 층간 절연막을 형성하는 상기 공정이, SOG막을 형성하는 공정인 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 탄성 표면파 소자 영역에서의 상기 반도체 기판 상 혹은 상기 소자 절연막 또는 상기 배선 절연막의 위에, 적어도 1층의 층 두께 조정막을 형성하는 공정을 갖는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 층 두께 조정막은 상기 탄성 표면파 소자의 아래쪽에 구비하고, 또한 상기 탄성 표면파 소자를 형성하는 영역을 상기 탄성 표면파 장치의 두께 방향으로 투영한 영역이, 상기 층 두께 조정막을 형성하는 영역에 포함되는 위치 및 면적으로 형성되는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 층 두께 조정막을 형성하는 공정은, 상기 배선을 형성하는 공정과 동일 공정이고, 상기 층 두께 조정막은 동일 층의 상기 배선과 함께 형성되는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 소자 절연막 및 상기 배선 절연막을 형성 후, 상기 소자 절연막 및 상기 배선 절연막의 표면을 CMP 처리하는 공정, 또는 상기 소자 절연막 및 상기 배선 절연막으로서의 상기 SOG막을 형성하는 공정을 포함하는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 탄성 표면파 장치를 다수 구비한 웨이퍼 상태로 상기 CMP 처리 또는 상기 SOG막을 형성하는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  9. 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역이 병렬로 배치되어 하나의 칩으로 구성된 탄성 표면파 장치로서,
    상기 반도체 기판 상의 IC 영역에는 반도체 소자와 상기 반도체 소자를 덮고 상기 탄성 표면파 소자 영역에도 미치는 소자 절연막이 형성된 반도체 소자층과,
    상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 배선과 상기 배선 사이를 절연하여 상기 탄성 표면파 소자 영역에도 미치는 배선 절연막을 적층하여 형성된 배선층과,
    상기 IC 영역 및 상기 탄성 표면파 소자 영역의 배선 절연막의 위에 형성되어 표면이 평탄화된 층간 절연막과,
    상기 층간 절연막의 위에 형성된 압전 박막과,
    상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 형성된 탄성 표면파 소자를 구비한 것을 특징으로 하는 탄성 표면파 장치.
  10. 제9항 있어서,
    상기 탄성 표면파 소자 영역에서의 상기 반도체 기판 상 혹은 상기 소자 절연막 또는 상기 배선 절연막의 위에, 적어도 1층의 층 두께 조정막이 형성된 것을 특징으로 하는 탄성 표면파 장치.
  11. 제10항에 있어서,
    상기 층 두께 조정막은 상기 탄성 표면파 소자의 아래쪽에 구비되고, 또한 상기 탄성 표면파 소자가 형성된 영역을 상기 탄성 표면파 장치의 두께 방향으로 투영한 영역이, 상기 층 두께 조정막이 형성되는 영역에 포함되는 위치 및 면적으로 형성된 것을 특징으로 하는 탄성 표면파 장치.
  12. 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역을 구비하고, 상기 IC 영역의 위에 상기 탄성 표면파 소자 영역을 배치하여 하나의 칩으로 구성한 탄성 표면파 장치의 제조 방법으로서,
    상기 반도체 기판 상의 상기 IC 영역에 반도체 소자와, 상기 반도체 소자를 덮는 소자 절연막을 구비하는 반도체 소자층을 형성하는 공정과,
    상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 복수의 배선과, 상기 배선 사이의 절연을 하는 배선 절연막을 적층하여 구비한 배선층을 형성하는 공정과,
    상기 배선층의 위에, 표면이 평탄화된 층간 절연막을 형성하는 공정과,
    상기 층간 절연막의 위에 압전 박막을 형성하는 공정과,
    상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 탄성 표면파 소자를 형성하는 공정을 구비하는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 표면이 평탄화된 층간 절연막을 형성하는 공정이, 층간 절연막을 형성한 후에 그 표면을 CMP 처리하는 공정인 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 표면이 평탄화된 층간 절연막을 형성하는 공정이, SOG막을 형성하는 공정인 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 소자 절연막 및 상기 배선 절연막을 형성 후, 상기 소자 절연막 및 상기 배선 절연막의 표면을 CMP 처리하는 공정, 또는 상기 소자 절연막 및 상기 배선 절연막으로서의 상기 SOG막을 형성하는 공정을 포함하는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 탄성 표면파 장치를 다수 구비한 웨이퍼 상태로 상기 CMP 처리 또는 상기 SOG막을 형성하는 것을 특징으로 하는 탄성 표면파 장치의 제조 방법.
  17. 반도체 기판에 적어도 IC 영역과 탄성 표면파 소자 영역을 구비하고, 상기 IC 영역의 위에 상기 탄성 표면파 소자 영역을 배치하여 하나의 칩으로 구성한 탄성 표면파 장치로서,
    상기 반도체 기판 상의 IC 영역에는 반도체 소자와 상기 반도체 소자를 덮는 소자 절연막이 형성된 반도체 소자층과,
    상기 반도체 소자층의 위에 상기 반도체 소자와의 접속을 행하는 배선과 상기 배선 사이를 절연하여 상기 배선 절연막을 적층하여 형성된 배선층과,
    상기 IC 영역의 배선 절연막의 위에 형성되어 표면이 평탄화된 층간 절연막과,
    상기 층간 절연막의 위에 형성된 압전 박막과,
    상기 탄성 표면파 소자 영역에서의 상기 압전 박막의 위에 형성된 탄성 표면 파 소자를 구비한 것을 특징으로 하는 탄성 표면파 장치.
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