KR20060066801A - Method for manufacturing inter-metal dielectric layer of the semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막을 제조하는 방법에 관한 것으로, 반도체 기판 상부에 금속막을 증착하고 패터닝하여 금속 패턴층을 형성하는 단계와, 금속 패턴층을 포함하는 구조물 전면에 제 1 층간 절연막을 형성하는 단계와, 제 1 층간 절연막 상부 전면에 제 1 층간 절연막과 상이한 식각률을 갖는 제 2 층간 절연막을 얇게 형성하는 단계와, 제 2 층간 절연막 상부 전면에 TEOS를 증착하여 제 3 층간 절연막을 형성하는 단계를 포함한다. 본 발명에 의하면, 층간 절연막 사이에 식각률이 상대적으로 낮은 산화막을 추가 형성함으로써, CMP 진행시 디싱 현상을 방지하여 균일한 산화막 평탄화를 구현할 수 있다. 나아가서 전체적으로 균형을 이룬 산화막 표면을 형성할 수 있기 때문에 반도체 제조 수율을 극대화할 수 있다.The present invention relates to a method of manufacturing an interlayer insulating film of a semiconductor device, comprising: forming a metal pattern layer by depositing and patterning a metal film on a semiconductor substrate, and forming a first interlayer insulating film on the entire surface of the structure including the metal pattern layer. Forming a second interlayer insulating film having a different etching rate than that of the first interlayer insulating film on the entire upper surface of the first interlayer insulating film; and forming a third interlayer insulating film by depositing TEOS on the entire upper surface of the second interlayer insulating film. It includes. According to the present invention, by further forming an oxide film having a relatively low etching rate between the interlayer insulating films, it is possible to prevent the dishing phenomenon during the CMP process to achieve uniform oxide film flattening. Furthermore, the overall oxide film surface can be formed to maximize the semiconductor manufacturing yield.

층간 절연막, TEOS, 실리콘 나이트라이드Interlayer Insulation, TEOS, Silicon Nitride

Description

반도체 소자의 층간 절연막 제조 방법{METHOD FOR MANUFACTURING INTER-METAL DIELECTRIC LAYER OF THE SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING INTER-METAL DIELECTRIC LAYER OF THE SEMICONDUCTOR DEVICE

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 제조 과정을 설명하는 공정 단면도,1A to 1C are cross-sectional views illustrating a process for manufacturing an interlayer insulating film of a semiconductor device according to the prior art;

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 층간 절연막 제조 과정을 설명하는 공정 단면도.2A to 2E are cross-sectional views illustrating a process for manufacturing an interlayer insulating film of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 TEOS(Tetraethylorthosilicate)를 사용한 반도체 소자의 층간 절연막 제조 공정시 CMP에 의한 디싱(dishing) 현상을 최소화할 수 있는 반도체 소자의 층간 절연막 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing an interlayer insulating film of a semiconductor device capable of minimizing dishing caused by CMP during an interlayer insulating film manufacturing process of a semiconductor device using TEOS (Tetraethylorthosilicate). .

반도체 제조 기술의 발달에 따른 소자의 고집적화로, 회로상의 금속 배선은 점차 미세한 선폭으로 형성되며 그 배선 간의 간격 또한 미세화되는 추세이다. 그리고 소자의 크기를 줄이기 위해 다층 배선 구조를 채택한다. 이러한 다층 금속 배선은 배선 사이를 층간 절연시키기 위하여 층간 절연막을 반드시 필요로 한다. Due to the high integration of devices according to the development of semiconductor manufacturing technology, metal wirings on a circuit are gradually formed with a fine line width, and the spacing between the wirings is also miniaturized. In addition, the multilayer wiring structure is adopted to reduce the size of the device. Such a multilayer metal wiring necessarily requires an interlayer insulating film in order to insulate between the wirings.                         

금속 배선 사이를 전기적 분리를 위한 층간 절연막은 USG(Undoped Silicate Glass), SOG을 이용한 산화막, 플라즈마인핸스드 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition: 이하 PE CVD라함)에 의한 TEOS 또는 실리콘질화막(SiH4)을 증착하거나, HDP CVD로 산화막을 증착한 후에 화학적기계적연마(Chemical Mechanical Polishing : 이하 CMP라 함) 공정을 이용하여 평탄화시킨다.The interlayer insulating film for the electrical separation between the metal wires is USG (Undoped Silicate Glass), oxide film using SOG, TEOS or silicon nitride (SiH4) by plasma enhanced chemical vapor deposition (PE CVD). After the deposition or the deposition of the oxide film by HDP CVD planarization using a chemical mechanical polishing (hereinafter referred to as CMP) process.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도이다.1A to 1C are process flowcharts for explaining a method for manufacturing an interlayer insulating film of a semiconductor device according to the prior art.

이들 도면을 참조하면, 종래 TEOS를 사용한 층간 절연막의 제조 공정은 다음과 같이 진행된다.Referring to these drawings, a manufacturing process of an interlayer insulating film using a conventional TEOS proceeds as follows.

우선 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판에 소정의 반도체 소자(100)를 형성하고, 그 위에 하부의 층간 절연막(도시 생략됨)을 형성한다. 그리고 하부의 층간 절연막 전면에 금속으로서 알루미늄을 증착하고 이를 패터닝하여 금속 배선층(102)을 형성한다. 이때 금속 배선층(102) 하부 또는 상부에는 티타늄(Ti)/티타늄 질화막(TiN) 등으로 장벽 금속(barrier metal)(미도시함)을 추가 형성할 수 있다.First, as shown in FIG. 1A, a predetermined semiconductor element 100 is formed on a silicon substrate as a semiconductor substrate, and a lower interlayer insulating film (not shown) is formed thereon. The metal wiring layer 102 is formed by depositing aluminum as a metal on the entire lower interlayer insulating film and patterning the same. In this case, a barrier metal (not shown) may be additionally formed under or on the metal wiring layer 102 by using a titanium (Ti) / titanium nitride layer (TiN).

계속해서 금속 배선층(102)이 있는 층간 절연막 전면에 라이너막(linear layer)으로서 실리콘 질화막(SiN)을 얇게 증착하고 그 위에 상압 화학기상증착법(AP CVD : Atmospheric Pressure Chemical Vapor Deposition)을 이용하여, 예컨대 SOG를 5000∼6000Å 두께로 도포하여 금속 배선층(102) 사이를 층간 절연하기 위한 제 1 층간 절연막(104)을 형성한다. Subsequently, a thin silicon nitride film (SiN) is thinly deposited as a linear layer on the entire interlayer insulating film having the metal wiring layer 102 thereon, using an Atmospheric Pressure Chemical Vapor Deposition (AP CVD), for example. SOG is applied to a thickness of 5000 to 6000 GPa to form a first interlayer insulating film 104 for interlayer insulation between the metal wiring layers 102.                         

이후 도 1b에 도시된 바와 같이, 제 1 층간 절연막(104) 상부에 PE CVD를 이용하여 TEOS를 17000∼19000Å 두께로 증착하여 평탄화하기 위한 제 2 층간 절연막(106)을 형성한다.Thereafter, as illustrated in FIG. 1B, a second interlayer insulating layer 106 is formed on the first interlayer insulating layer 104 to planarize by depositing TEOS at a thickness of 17000 to 19000 mm using PE CVD.

그런 다음 도 1c에 도시한 바와 같이, CMP 공정으로 제 2 층간 절연막(106)을 제거하고 제 1 층간 절연막(104)을 일정 두께로 연마하여 그 표면이 평탄화된 제 1 층간 절연막(104')을 형성한다.Then, as shown in FIG. 1C, the second interlayer insulating film 106 is removed by a CMP process, and the first interlayer insulating film 104 is polished to a predetermined thickness to obtain a first interlayer insulating film 104 'having a flattened surface. Form.

이때, 상기와 같은 CMP를 행함에 있어, 금속 배선들이 많이 형성된 곳과 외떨어진 금속 배선간의 거리(A)로 인해 일부 지역에서 「디싱 현상」이 발생될 수 있다.At this time, in performing the CMP as described above, the “discing phenomenon” may occur in some regions due to the distance A between the places where the metal wires are formed and the metal wires that are far away.

도면상에서는 일정 금속 배선간의 거리가 짧은 것으로 인식될 수 있으나, 실제 거리(A)는 수십 ㎛에서 수천 ㎛ 이상으로 매우 긴 거리로 구성되는 경우가 대부분이다. 이러한 금속 배선간의 거리(A)로 인한 디싱 현상으로 인해 금속 배선의 일부(102')가 떨어져 나가는 문제가 발생될 수 있다.Although it may be recognized that the distance between certain metal wires is short in the figure, the actual distance A is most often composed of a very long distance from several tens of micrometers to several thousand micrometers or more. Due to the dishing phenomenon due to the distance A between the metal wires, a problem may occur in which the portion 102 ′ of the metal wires falls off.

즉, 종래의 반도체 소자의 층간 절연막 제조 공정에서는, 일정 공정까지 완료한 후 절연층의 역할을 하는 트렌치의 산화막으로의 매립과 CMP에 의한 산화막 제거시, 또는 금속 배선을 형성한 후 층간 절연막으로 금속 배선층을 매립하고 CMP에 의한 산화막 제거시, 패턴된 칩의 디자인상에서의 위치별로 산화막의 폴리싱되는 정도의 차이에 의하여 일부 지역에서 산화막의 모양이 제대로 형성되지 못하게 된다는 문제가 발생하였다.That is, in the conventional interlayer insulation film manufacturing process of a semiconductor device, after completion of a predetermined process, the trenches, which serve as the insulation layer, are embedded in the oxide film and the oxide film is removed by CMP, or after the metal wiring is formed, the metal is formed into the interlayer insulation film. When embedding the wiring layer and removing the oxide film by CMP, there is a problem that the shape of the oxide film may not be formed properly in some regions due to the difference in the degree of polishing of the oxide film for each position in the patterned chip design.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 구현한 것으로, 층간 절연막의 중간에 식각률이 낮은 이종(異種)의 산화막층을 더 형성함으로써 디싱 현상을 방지토록 한 반도체 소자의 층간 절연막 제조 방법을 제공하는데 있다. An object of the present invention is implemented to solve the problems of the prior art as described above, the interlayer insulating film of the semiconductor device to prevent dishing phenomenon by further forming a different oxide layer having a low etching rate in the middle of the interlayer insulating film It is to provide a manufacturing method.

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 층간 절연막 제조 방법에 있어서, 반도체 기판 상부에 금속막을 증착하고 패터닝하여 금속 패턴층을 형성하는 단계와, 상기 금속 패턴층을 포함하는 구조물 전면에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막 상부 전면에 상기 제 1 층간 절연막과 상이한 식각률을 갖는 제 2 층간 절연막을 얇게 형성하는 단계와, 상기 제 2 층간 절연막 상부 전면에 TEOS를 증착하여 제 3 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing an interlayer insulating film of a semiconductor device, the method comprising: forming a metal pattern layer by depositing and patterning a metal film on a semiconductor substrate; Forming an interlayer insulating film, forming a thin second interlayer insulating film having an etching rate different from that of the first interlayer insulating film on the entire upper surface of the first interlayer insulating film, and depositing TEOS on the entire upper surface of the second interlayer insulating film It provides a method for manufacturing an interlayer insulating film of a semiconductor device comprising the step of forming a three interlayer insulating film.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도이다.2A to 2E are flowcharts illustrating a method of manufacturing an interlayer insulating film of a semiconductor device according to the present invention.

우선 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판에 소정의 반도체 소자(200)를 형성하고, 그 위에 하부의 층간 절연막(도시 생략됨)을 형성한다.First, as shown in FIG. 2A, a predetermined semiconductor element 200 is formed on a silicon substrate as a semiconductor substrate, and a lower interlayer insulating film (not shown) is formed thereon.

그리고 하부의 층간 절연막 전면에 금속으로서 알루미늄을 증착하고 이를 패 터닝하여 패턴층, 즉 알루미늄 금속 배선층(202)을 형성한다. 이때 이러한 패턴층으로는 금속 배선층 이외에 절연층, 다결정 실리콘층이 적용될 수 있으며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.Then, aluminum is deposited as a metal on the entire surface of the lower interlayer insulating film and patterned to form a pattern layer, that is, an aluminum metal wiring layer 202. In this case, as the pattern layer, an insulating layer and a polycrystalline silicon layer may be applied in addition to the metal wiring layer, and this fact will be readily understood by those skilled in the art.

계속해서 동 도면에 도시된 바와 같이, 금속 배선층(202)이 있는 층간 절연막 전면에 라이너막으로서 실리콘 질화막(SiN)을 얇게 증착하고 그 위에, 예를 들면 SOG를 5000∼6000Å 두께로 도포하여 금속 배선층(202) 사이를 층간 절연하기 위한 제 1 층간 절연막(204)을 형성한다. 이때 제 1 층간 절연막(204)은 상압 화학기상증착법(AP CVD)을 이용하여 증착하며 그 증착 온도는 예를 들어 390∼400℃로 한다.Subsequently, as shown in the same figure, a thin silicon nitride film (SiN) is deposited as a liner film on the entire surface of the interlayer insulating film with the metal wiring layer 202, and, for example, SOG is applied to the metal wiring layer with a thickness of 5000 to 6000 GPa. A first interlayer insulating film 204 is formed for interlayer insulating between 202. At this time, the first interlayer insulating film 204 is deposited using atmospheric chemical vapor deposition (AP CVD), and the deposition temperature is, for example, 390 to 400 ° C.

그리고 도 2b에 도시된 바와 같이, 제 1 층간 절연막(204) 상부 전면에 제 2 층간 절연막(205)을 얇게 증착한다. 이러한 제 2 층간 절연막(205)으로는 상술한 제 1 층간 절연막(204) 및 후술하는 TEOS막보다 식각률이 낮은 절연막, 바람직하게는 실리콘 나이트라이드 막이 사용된다.As shown in FIG. 2B, the second interlayer insulating layer 205 is thinly deposited on the entire upper surface of the first interlayer insulating layer 204. As the second interlayer insulating film 205, an insulating film having an etch rate lower than that of the first interlayer insulating film 204 and the TEOS film described later, preferably a silicon nitride film, is used.

본 발명의 제 2 층간 절연막(205), 즉 실리콘 나이트라이드 막은 일반 TEOS막보다 식각률이 낮기 때문에 CMP를 수행할 때 종래의 디싱 영역에서의 급격한 식각을 방지하는 역할을 한다. 즉, 금속 배선이 많이 형성된 곳(예컨대, 도 2b의 왼쪽 부분)에서는 제 1 층간 절연막(204)이 뾰족하게 형성되는 특징에 따라 제 2 층간 절연막(205)도 뾰족한 형상을 띄게 되는데, CMP를 수행할 때 측면 부위에서 상대적으로 많은 힘이 가해지기 때문에 제 2 층간 절연막(205)의 넓은 부분에 비해 제 2 층간 절연막(205)의 뾰족한 부분에서 식각이 빨리 진행되어 최종적으로 전체적인 균형을 이룬 상태로 산화막 평탄화가 구현될 수 있는 것이다.Since the second interlayer insulating film 205 of the present invention, that is, the silicon nitride film has a lower etching rate than the general TEOS film, the second interlayer insulating film 205, which is a silicon nitride film, serves to prevent rapid etching in the conventional dishing area. That is, the second interlayer insulating film 205 also has a sharp shape according to the feature that the first interlayer insulating film 204 is sharply formed in the place where many metal wires are formed (for example, the left part of FIG. 2B). When a relatively large amount of force is applied to the side portions, the etching proceeds faster at the pointed portions of the second interlayer insulating layer 205 than at the wider portion of the second interlayer insulating layer 205, resulting in an overall balance of the oxide film. Planarization can be implemented.

한편, 도 2c에 도시된 바와 같이, 제 2 층간 절연막(205) 상부 전면에 PE CVD를 이용하여 TEOS를 일정 두께, 바람직하게는 0.5㎛ 내지 2.0㎛의 두께로 증착하여 평탄화하기 위한 제 3 층간 절연막(206)을 형성한다. 이때 제 3 층간 절연막(206)은 TEOS막 이외에도 실린(SiH4)으로 형성된 산화막이 적용될 수 있다.Meanwhile, as shown in FIG. 2C, a third interlayer insulating film for depositing and planarizing TEOS to a predetermined thickness, preferably 0.5 μm to 2.0 μm, using PE CVD on the entire upper surface of the second interlayer insulating film 205. 206 is formed. In this case, in addition to the TEOS film, the third interlayer insulating film 206 may be an oxide film formed of silin (SiH 4 ).

이후 도 2d에 도시한 바와 같이, CMP 공정을 진행하여 제 3 층간 절연막(206) 및 제 2 층간 절연막(205)을 제거하고, 제 1 층간 절연막(204)의 일정 두께까지 폴리싱이 이루어지도록 하여 산화막의 일부만이 잔존하는 제 1 층간 절연막(204')을 형성한다. 도면에 나타난 바와 같이, CMP를 진행하여도 디싱 영역이 형성되지 않음을 알 수 있다.After that, as shown in FIG. 2D, the CMP process is performed to remove the third interlayer insulating film 206 and the second interlayer insulating film 205, and to perform polishing to a predetermined thickness of the first interlayer insulating film 204. Only a portion of the first interlayer insulating film 204 ′ remains. As shown in the figure, it can be seen that the dishing region is not formed even by performing the CMP.

최종적으로 도 2e에 도시한 바와 같이, 상기와 같은 패턴 상부에 걸쳐 제 4 층간 절연막(208), 예컨대 TEOS막을 증착한 다음 CMP를 진행하여 산화막의 평탄화를 실현한다. 도면에 나타난 바와 같이, 패턴 전반에 걸쳐 균형되게 산화막의 평탄화가 이루어짐을 알 수 있다.Finally, as shown in FIG. 2E, a fourth interlayer insulating film 208, for example, a TEOS film, is deposited over the pattern as described above, followed by CMP to realize planarization of the oxide film. As shown in the figure, it can be seen that the oxide film is planarized in a balanced manner throughout the pattern.

본 발명에 의하면, 층간 절연막 사이에 식각률이 상대적으로 낮은 산화막을 추가 형성함으로써, CMP 진행시 디싱 현상을 방지하여 균일한 산화막 평탄화를 구현할 수 있다. 나아가서 전체적으로 균형을 이룬 산화막 표면을 형성할 수 있기 때 문에 반도체 제조 수율을 극대화할 수 있다.According to the present invention, by further forming an oxide film having a relatively low etching rate between the interlayer insulating films, it is possible to prevent the dishing phenomenon during the CMP process to achieve uniform oxide film flattening. Furthermore, it is possible to maximize the semiconductor manufacturing yield since the overall balanced oxide surface can be formed.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능함은 물론이다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (4)

반도체 소자의 층간 절연막 제조 방법에 있어서,In the method of manufacturing an interlayer insulating film of a semiconductor device, 반도체 기판 상부에 금속막을 증착하고 패터닝하여 금속 패턴층을 형성하는 단계와,Depositing and patterning a metal film on the semiconductor substrate to form a metal pattern layer; 상기 금속 패턴층을 포함하는 구조물 전면에 제 1 층간 절연막을 형성하는 단계와,Forming a first interlayer insulating film on an entire surface of the structure including the metal pattern layer; 상기 제 1 층간 절연막 상부 전면에 상기 제 1 층간 절연막과 상이한 식각률을 갖는 제 2 층간 절연막을 얇게 형성하는 단계와,Thinly forming a second interlayer insulating film having an etch rate different from that of the first interlayer insulating film on the entire upper surface of the first interlayer insulating film; 상기 제 2 층간 절연막 상부 전면에 TEOS를 증착하여 제 3 층간 절연막을 형성하는 단계Depositing TEOS on the entire upper surface of the second interlayer insulating film to form a third interlayer insulating film 를 포함하는 반도체 소자의 층간 절연막 제조 방법.Method for manufacturing an interlayer insulating film of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간 절연막은 실리콘 나이트라이드막인 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.And said second interlayer insulating film is a silicon nitride film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간 절연막의 식각률은 상기 제 1 층간 절연막 및 상기 제 3 층간 절연막의 식각률보다 낮은 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.The etch rate of the second interlayer insulating film is lower than the etch rates of the first interlayer insulating film and the third interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제 3 층간 절연막은 0.5㎛ 내지 2.0㎛의 두께를 지니는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.The third interlayer insulating film has a thickness of 0.5㎛ to 2.0㎛ method of manufacturing an interlayer insulating film of a semiconductor device.
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