KR20060066392A - Method of forming a contact hole in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 패턴 밀도가 조밀한 셀 영역의 콘택홀 패턴을 형성하기 위한 하드 마스크막은 완전히 식각하고, 패턴 밀도가 조대한 주변 회로 영역의 콘택홀 패턴을 형성하기 위한 하드 마스크막은 부분 식각한 후 이 하드 마스크를 이용한 식각 공정으로 콘택홀을 형성함으로써 주변 회로 영역의 콘택홀 하부에서 발생되는 데미지를 최소화하고 셀 영역의 콘택홀과 동일한 깊이를 확보함으로써 더욱 미세화되는 반도체 소자에서 정상적인 전기적 특성을 확보할 수 있는 반도체 소자의 콘택홀 형성 방법이 제시된다.
The present invention relates to a method for forming a contact hole in a semiconductor device, wherein a hard mask layer for forming a contact hole pattern of a cell region having a dense pattern density is completely etched to form a contact hole pattern of a peripheral circuit region having a coarse pattern density. The hard mask layer may be partially etched and then miniaturized by forming a contact hole in an etching process using the hard mask to minimize damage occurring under the contact hole in the peripheral circuit area and to secure the same depth as the contact hole in the cell area. A method of forming a contact hole in a semiconductor device capable of securing normal electrical characteristics is provided.

콘택홀, 패턴 밀도, 하드 마스크, 부분 식각, 완전 식각Contact Hole, Pattern Density, Hard Mask, Partial Etch, Full Etch

Description

반도체 소자의 콘택홀 형성 방법{Method of forming a contact hole in a semiconductor device} Method of forming a contact hole in a semiconductor device             

도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method for forming a contact hole in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

A : 셀 영역 B : 주변 회로 영역A: cell area B: peripheral circuit area

10 : 셀 20 : 선택 트랜지스터10 cell 20 select transistor

30 : 저전압 트랜지스터 40 : 고전압 트랜지스터30: low voltage transistor 40: high voltage transistor

11 : 반도체 기판 12 : 식각 정지막11: semiconductor substrate 12: etch stop film

13 : 제 1 산화막 14 : 제 2 산화막13: first oxide film 14: second oxide film

15 : 하드 마스크막 16 : 제 1 감광막15 hard mask film 16 first photosensitive film

17 : 제 2 감광막
17: second photosensitive film

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 패턴의 선폭이 더욱 미세화되고 복잡한 반도체 소자의 제조 공정에서 한 칩에 조명계 의존성이 강한 특정 패턴들을 각각 구현하기 위해 셀과 주변 회로 영역을 분할 노광하여 콘택홀을 안정적으로 형성하는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
The present invention relates to a method for forming a contact hole in a semiconductor device, and in particular, dividing a cell and a peripheral circuit region in order to implement specific patterns having a higher illumination system dependence on a chip in a process of manufacturing a semiconductor device having a finer line width and a complex semiconductor device. The present invention relates to a method for forming a contact hole in a semiconductor device in which the contact hole is stably formed by exposure.

최근 반도체 소자의 고집적화에 따라 감광막 패턴의 폭 역시 점차 감소하고 있다. 이에 따라 감광막 노광시 사용되는 광원도 점차 짧아지고 있으며, 현재 KrF(248㎚)에 이어 100㎚ 이하 선폭의 감광막 패턴을 형성하기 위해 ArF(193㎚) 엑시머 레이저(eximer laser)가 광원으로써 보편화되고 있는 실정이다. 또한, 반도체 소자 제조사들의 치열한 원가 절감 경쟁으로 패턴 축소의 주기가 짧아지고 있으며, 70㎚급 이하의 감광막 패턴이 활발하게 개발되고 있다.Recently, the width of the photoresist pattern is also gradually decreasing with high integration of semiconductor devices. As a result, the light source used for photoresist exposure is gradually shortening, and ArF (193 nm) excimer laser is commonly used as a light source to form a photoresist pattern having a line width of 100 nm or less following KrF (248 nm). It is true. In addition, due to fierce cost reduction competition among semiconductor device manufacturers, the period of pattern reduction is shortened, and photoresist patterns of 70 nm or less are being actively developed.

이렇게 반도체 소자가 빠르게 고집적화됨에 따라 반도체 기판에 포토 마스크를 이용한 노광시에 형성해야 할 패턴은 더욱 미세해지고, 형태도 다양하게 구성된다. 또한, 70㎚ 이하급의 특정한 미세 패턴들을 안정한 공정 마진으로 형성하기 위해서는 패턴들의 형태, 조밀도 등에 따라 기존 단일 마스크를 이용한 노광으로 구현이 어려운 한계를 보이고 있다. 이러한 문제는 다양한 특정 패턴들을 최적으로 노광하기 위해 요구되는 조명계의 조건이 각각 다르기 때문에 발생한다. 일반적으로는 마스크의 OPC(optical proximity correction)등을 통하여 다양하고 복잡한 패 턴을 동시에 노광할 수 있지만, 패턴이 더욱 미세해질수록 더욱 어려운 OPC 작업을 필요로하게 된다. 또한, 70㎚ 이하의 미세 공정에서 이러한 OPC를 거쳐 다양한 패턴을 하나의 마스크에 전부 전사할 경우 패턴의 형태등에 의해 2개의 마스크로 분할하여 전사하는 경우에 비하여 안정적인 공정 마진을 얻기 힘들다. 물론 하나의 마스크에 대앙한 패턴을 모두 형성하여 한번에 반도체 기판위에 패턴을 전사하는 것이 가장 효율적인 방법이나, 좀더 안정적인 공정을 유도하기 위해 분할 노광의 요구는 더욱 증가된다.As the semiconductor device is rapidly integrated, the pattern to be formed at the time of exposure using a photo mask on the semiconductor substrate becomes finer and forms various shapes. In addition, in order to form a specific fine patterns of less than 70nm with a stable process margin, it is difficult to implement by exposure using a conventional single mask according to the shape, density, etc. of the patterns. This problem occurs because the conditions of the illumination system required to optimally expose various specific patterns are different. Generally, various complex patterns can be exposed simultaneously through optical proximity correction (OPC) of the mask, but the finer the pattern, the more difficult OPC operation is required. In addition, when transferring all of the various patterns to one mask through the OPC in a fine process of 70 nm or less, it is difficult to obtain a stable process margin compared to the case of dividing and transferring into two masks by the shape of the pattern. Of course, it is the most efficient way to form all of the patterns opposite to one mask and transfer the patterns onto the semiconductor substrate at once, but the demand for split exposure is further increased to induce a more stable process.

예를들어 패턴 밀도가 조밀한 영역, 예컨데 셀 영역과 패턴 밀도가 조대한 영역, 예컨데 주변 회로 영역 각각의 안정적인 공정 마진을 확보하기 위해 2개의 마스크를 이용한 분할 노광으로 소정의 패턴을 형성한다. 콘택홀 형성의 경우 두번의 마스크 공정으로 셀 영역의 콘택홀 패턴 및 주변 회로 영역의 콘택홀 패턴을 형성한 후 동시에 식각 공정을 실시함으로써 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하였다. 그런데, 셀 영역의 콘택홀 사이즈가 주변 회로 영역의 콘택홀 사이즈보다 작기 때문에 주변 회로의 콘택홀 식각이 셀 영역의 콘택홀 식각보다 빠르게 이루어져 결국 주변 회로 영역의 콘택홀 하부의 데미지가 셀 영역의 콘택홀 하부보다 더 가해져 소자의 전기적인 특성에 문제를 주게 된다.
For example, a predetermined pattern is formed by divisional exposure using two masks in order to secure stable process margins in areas with dense pattern density, for example, cell areas and areas with high pattern density, for example, peripheral circuit areas. In the case of contact hole formation, a contact hole for exposing a predetermined region of the semiconductor substrate is formed by simultaneously performing an etching process after forming a contact hole pattern of a cell region and a contact hole pattern of a peripheral circuit region by two mask processes. However, since the contact hole size of the cell region is smaller than the contact hole size of the peripheral circuit region, the contact hole etching of the peripheral circuit is faster than the contact hole etching of the cell region, so that the damage under the contact hole of the peripheral circuit region is reduced. It is applied more than the bottom of the hole, causing problems with the electrical characteristics of the device.

본 발명의 목적은 콘택홀을 형성하는 공정에서 패턴 밀도가 조대한 주변 회로 영역의 반도체 기판의 데미지를 최소화할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 있다.
An object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of minimizing damage of a semiconductor substrate in a peripheral circuit region having a coarse pattern density in a process of forming a contact hole.

본 발명에서는 셀 영역의 콘택홀 패턴을 형성하기 위한 하드 마스크막은 완전히 식각하고, 주변 회로 영역의 콘택홀 패턴을 형성하기 위한 하드 마스크막은 부분적으로 식각한 후 하드 마스크막을 마스크로 콘택홀 식각 공정을 실시함으로써 주변 회로 영역의 콘택홀 하부에 발생되는 데미지를 최소화하고, 셀 영역의 콘택홀과 동일한 하부의 위치를 확보함으로써 더욱 미세화되는 반도체 소자에서 소자의 정상적인 동작을 확보하도록 한다.
In the present invention, the hard mask layer for forming the contact hole pattern of the cell region is completely etched, and the hard mask layer for forming the contact hole pattern of the peripheral circuit region is partially etched, and then the contact hole etching process is performed using the hard mask layer as a mask. As a result, the damage occurring under the contact hole in the peripheral circuit region is minimized, and the position of the same lower portion as the contact hole in the cell region is secured to ensure the normal operation of the device in the semiconductor device which is further miniaturized.

본 발명의 일 실시 예에 따른 반도체 소자의 콘택홀 형성 방법은 패턴 밀도가 조밀한 영역 및 패턴 밀도가 조대한 영역이 확정되어 소정의 구조가 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상부에 층간 절연막 및 하드 마스크막을 형성하는 단계; 콘택홀 마스크를 이용한 식각 공정으로 상기 패턴 밀도가 조대한 영역의 상기 하드 마스크막은 소정 두께 잔류하도록 부분 식각하고, 상기 패턴 밀도가 조밀한 영역의 상기 하드 마스크막은 완전 식각하여 콘택 패턴을 형성하는 단계; 및 상기 콘택 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계를 포함한다.A method of forming a contact hole in a semiconductor device according to an embodiment of the present invention includes providing a semiconductor substrate having a predetermined structure by determining a region having a dense pattern density and a region having a coarse pattern density; Forming an interlayer insulating film and a hard mask film on the semiconductor substrate; Forming a contact pattern by partially etching the hard mask layer in a region having a coarse pattern density by a etching process using a contact hole mask, and completely etching the hard mask layer in a region having a dense pattern density; And forming a contact hole exposing a predetermined region of the semiconductor substrate by etching the interlayer insulating layer using the contact pattern as a mask.

상기 패턴 밀도가 조대한 영역의 상기 하드 마스크막의 잔류 두께는 상기 층간 절연막의 식각 선택비에 따라 조절하는 반도체 소자의 콘택홀 형성 방법. And a remaining thickness of the hard mask layer in a region having a coarse pattern density according to an etching selectivity of the interlayer insulating layer.                     

또한, 본 발명의 다른 실시 예에 따른 반도체 소자의 콘택홀 형성 방법은 셀 영역 및 주변 회로 영역이 확정되어 소정의 구조가 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상부에 층간 절연막 및 하드 마스크막을 형성하는 단계; 제 1 콘택홀 마스크를 이용한 식각 공정으로 상기 주변 회로 영역의 상기 하드 마스크막을 소정 두께 잔류하도록 부분 식각하는 단계; 제 2 콘택홀 마스크를 이용한 식각 공정으로 상기 셀 영역의 상기 하드 마스크막을 완전 식각하는 단계; 및 상기 하드 마스크막을 마스크로 상기 층간 절연막을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계를 포함한다.In addition, the method for forming a contact hole in a semiconductor device according to another embodiment of the present invention comprises the steps of providing a semiconductor substrate having a predetermined structure formed by determining the cell region and the peripheral circuit region; Forming an interlayer insulating film and a hard mask film on the semiconductor substrate; Partially etching the hard mask layer in the peripheral circuit region to a predetermined thickness by an etching process using a first contact hole mask; Completely etching the hard mask layer in the cell region by an etching process using a second contact hole mask; And etching the interlayer insulating layer using the hard mask layer as a mask to form a contact hole exposing a predetermined region of the semiconductor substrate.

상기 주변 회로 영역의 상기 하드 마스크막의 잔류 두께는 상기 층간 절연막의 식각 선택비에 따라 조절한다.
The remaining thickness of the hard mask layer in the peripheral circuit region is adjusted according to an etching selectivity of the interlayer insulating layer.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, NAND형 플래쉬 메모리 소자를 예로 설명한다.1 (a) to 1 (d) are cross-sectional views sequentially illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention, and a NAND type flash memory device will be described as an example. .

도 1(a)를 참조하면, 반도체 기판(11)에 패턴 밀도가 조밀한 셀 영역(A) 및 패턴 밀도가 조대한 주변 회로 영역(B)이 확정된다. 예를들어 셀 영역(A)에는 셀(10) 및 선택 트랜지스터(20)가 형성되고, 주변 회로 영역(B)에는 저전압 트랜지스터(30) 및 고전압 트랜지스터(40)등이 형성되는데, 셀(10)은 반도체 기판(11) 상부 의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되고, 게이트 양측의 반도체 기판(11)에는 형성된 접합부로 구성된다. 또한, 선택 트랜지스터(20)는 반도체 기판(11) 상부의 소정 영역에 게이트 산화막 및 게이트가 적층되고, 게이트 양측의 반도체 기판(11)상에 형성된 소오스 또는 드레인으로 구성된다. 그리고, 주변 회로 영역(B)의 저전압 트랜지스터(30) 및 고전압 트랜지스터(40)는 반도체 기판(11) 상부의 소정 영역에 게이트 산화막 및 게이트가 적층되고, 게이트 양측의 반도체 기판(11)에 형성된 소오스 및 드레인으로 구성된다. 이러한 반도체 기판(11) 상부에 식각 정지막(12)을 형성한 후 제 1 산화막(13), 제 2 산화막(14) 및 하드 마스크막(15)을 형성하여 평탄화시킨다. Referring to FIG. 1A, a cell region A with a dense pattern density and a peripheral circuit region B with a coarse pattern density are determined in the semiconductor substrate 11. For example, the cell 10 and the select transistor 20 are formed in the cell region A, and the low voltage transistor 30 and the high voltage transistor 40 are formed in the peripheral circuit region B, and the cell 10 is formed. The tunnel oxide film, the floating gate, the dielectric film, and the control gate are stacked in a predetermined region on the upper surface of the semiconductor substrate 11, and the junction portion is formed in the semiconductor substrate 11 on both sides of the gate. In addition, the selection transistor 20 includes a gate oxide film and a gate stacked on a predetermined region above the semiconductor substrate 11 and includes a source or a drain formed on the semiconductor substrate 11 on both sides of the gate. In the low voltage transistor 30 and the high voltage transistor 40 of the peripheral circuit region B, a gate oxide film and a gate are stacked on a predetermined region above the semiconductor substrate 11, and a source formed on the semiconductor substrate 11 on both sides of the gate. And a drain. After the etching stop layer 12 is formed on the semiconductor substrate 11, the first oxide layer 13, the second oxide layer 14, and the hard mask layer 15 are formed and planarized.

도 1(b)를 참조하면, 전체 구조 상부에 제 1 감광막(16)을 형성한 후 주변 회로 영역(B)의 소정 영역을 노출시키는 마스크를 이용한 사진 및 현상 공정으로 제 1 감광막(16)을 패터닝하고 패터닝된 제 1 감광막(16)을 마스크로 하드 마스크막(15)을 소정 두께 잔류하도록 부분 식각한다. 이때, 하드 마스크막(15)의 잔류 두께는 하부의 제 1 및 제 2 산화막(13 및 14)의 두께에 따른 식각 선택비에 따라 가변적으로 결정할 수 있다.Referring to FIG. 1B, after forming the first photoresist layer 16 on the entire structure, the first photoresist layer 16 may be formed by a photographic and developing process using a mask that exposes a predetermined region of the peripheral circuit region B. FIG. The hard mask layer 15 is partially etched by patterning the patterned first photosensitive layer 16 using a mask. In this case, the remaining thickness of the hard mask layer 15 may be variably determined according to the etching selectivity according to the thicknesses of the first and second oxide layers 13 and 14.

도 1(c)를 참조하면, 제 1 감광막(16)을 제거한 후 전체 구조 상부에 제 2 감광막(17)을 형성한다. 셀 영역(A)의 소정 영역, 예를들어 선택 트랜지스터(20)의 드레인 영역을 노출시키는 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막(17)을 패터닝한다. 패터닝된 제 2 감광막(17)을 마스크로 하드 마스크막(15)을 완전히 식각하여 제 2 산화막(14)이 노출되도록 한다. Referring to FIG. 1C, after removing the first photosensitive film 16, a second photosensitive film 17 is formed on the entire structure. The second photosensitive film 17 is patterned by an exposure and development process using a mask that exposes a predetermined region of the cell region A, for example, a drain region of the selection transistor 20. The hard mask layer 15 is completely etched by using the patterned second photoresist layer 17 to expose the second oxide layer 14.                     

도 1(d)를 참조하면, 셀 영역(A)에는 완전히 식각되고, 주변 회로 영역(B)에는 완전히 식각되지 않은 하드 마스크막(15)을 마스크로 제 2 산화막(14), 제 1 산화막(13) 및 질화막(12)을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 형성한다. 그리고, 하드 마스크막(15)을 완전히 제거한다.
Referring to FIG. 1D, the hard oxide layer 15 that is completely etched in the cell region A and not fully etched in the peripheral circuit region B is masked using the second oxide film 14 and the first oxide film ( 13) and the nitride film 12 are etched to form a contact hole exposing a predetermined region of the semiconductor substrate 11. Then, the hard mask film 15 is completely removed.

상술한 바와 같이 본 발명에 의하면 패턴 밀도가 조밀한 셀 영역의 콘택홀 패턴을 형성하기 위한 하드 마스크막은 완전히 식각하고, 패턴 밀도가 조대한 주변 회로 영역의 콘택홀 패턴을 형성하기 위한 하드 마스크막은 부분 식각한 후 이 하드 마스크를 이용한 식각 공정으로 콘택홀을 형성함으로써 주변 회로 영역의 콘택홀 하부에서 발생되는 데미지를 최소화하고 셀 영역의 콘택홀과 동일한 깊이를 확보함으로써 더욱 미세화되는 반도체 소자에서 정상적인 전기적 특성을 확보할 수 있다.As described above, according to the present invention, the hard mask film for forming the contact hole pattern of the cell region having a dense pattern density is completely etched, and the hard mask film for forming the contact hole pattern of the peripheral circuit region having the coarse pattern density is a portion. After etching, the contact hole is formed by an etching process using the hard mask, thereby minimizing damage occurring at the bottom of the contact hole in the peripheral circuit area and securing the same depth as the contact hole in the cell area. Can be secured.

Claims (4)

패턴 밀도가 조밀한 영역 및 패턴 밀도가 조대한 영역이 확정되어 소정의 구조가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a predetermined structure by determining a region having a high pattern density and a region having a high pattern density; 상기 반도체 기판 상부에 층간 절연막 및 하드 마스크막을 형성하는 단계;Forming an interlayer insulating film and a hard mask film on the semiconductor substrate; 콘택홀 마스크를 이용한 식각 공정으로 상기 패턴 밀도가 조대한 영역의 상기 하드 마스크막은 소정 두께 잔류하도록 부분 식각하고, 상기 패턴 밀도가 조밀한 영역의 상기 하드 마스크막은 완전 식각하여 콘택 패턴을 형성하는 단계;Forming a contact pattern by partially etching the hard mask layer in a region having a coarse pattern density by a etching process using a contact hole mask, and completely etching the hard mask layer in a region having a dense pattern density; 상기 콘택 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.Forming a contact hole for exposing a predetermined region of the semiconductor substrate by etching the interlayer insulating layer using the contact pattern as a mask. 제 1 항에 있어서, 상기 패턴 밀도가 조대한 영역의 상기 하드 마스크막의 잔류 두께는 상기 층간 절연막의 식각 선택비에 따라 조절하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the remaining thickness of the hard mask layer in the region where the pattern density is coarse is adjusted according to an etching selectivity of the interlayer insulating layer. 셀 영역 및 주변 회로 영역이 확정되어 소정의 구조가 형성된 반도체 기판이 제공되는 단계;Determining a cell region and a peripheral circuit region to provide a semiconductor substrate having a predetermined structure; 상기 반도체 기판 상부에 층간 절연막 및 하드 마스크막을 형성하는 단계;Forming an interlayer insulating film and a hard mask film on the semiconductor substrate; 제 1 콘택홀 마스크를 이용한 식각 공정으로 상기 주변 회로 영역의 상기 하드 마스크막을 소정 두께 잔류하도록 부분 식각하는 단계;Partially etching the hard mask layer in the peripheral circuit region to a predetermined thickness by an etching process using a first contact hole mask; 제 2 콘택홀 마스크를 이용한 식각 공정으로 상기 셀 영역의 상기 하드 마스크막을 완전 식각하는 단계;Completely etching the hard mask layer in the cell region by an etching process using a second contact hole mask; 상기 하드 마스크막을 마스크로 상기 층간 절연막을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.Forming a contact hole for exposing a predetermined region of the semiconductor substrate by etching the interlayer insulating layer using the hard mask layer as a mask. 제 1 항에 있어서, 상기 주변 회로 영역의 상기 하드 마스크막의 잔류 두께는 상기 층간 절연막의 식각 선택비에 따라 조절하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the remaining thickness of the hard mask layer in the peripheral circuit region is adjusted according to an etching selectivity of the interlayer insulating layer.
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