KR20060063814A - 스핀의존 단전자 트랜지스터 - Google Patents

Abstract

본 발명은 스핀의존 단전자 트랜지스터 제조 방법에 관한 것으로서, 이와 같은 목적을 달성하기 위한 본 발명의 제조 방법은 반도체 기판에 전자빔 묘화장치를 이용하여 먼저 단전자 트랜지스터를 형성하는 단계와 이후 전도채널 위에 연자성 층과 강자성 층을 DC 마그네트론 스퍼터링 시스템을 이용하여 각각 증착하는 단계, 최종적으로 양자점의 전기적 포텐샬을 조절하는 제어 게이트를 양자점 상에 형성하는 단계 및 통상적인 금속화 공정을 포함하여 이루어진다.

자성체, 단전자 트랜지스터, 스핀트로닉스, 양자 컴퓨터, 큐비트,

Description

스핀의존 단전자 트랜지스터 {Spin Dependent Single Electron Transistor}

도 1은 본 발명에 의한 핵심이 되는 스핀의존 단전자 트랜지스터의 제작 방법을 설명하기 위한 단면도이다.

도 2는 본 발명의 단전자 트랜지스터의 제작 방법을 설명하기 위한 평면도이다.

지난 20세기 동안 전자의 전하를 이용하는 반도체 기술이 전자산업에 많은 발전을 가져왔다. 21세기에 들어서면서 대용량의 정보를 초고속으로 처리할 수 있는 기술의 필요성이 커짐에 따라 정보소자의 소형화, 고속화가 지속적으로 요구되고 있다. 무어의 법칙에 의하면 2010년경에는 반도체 소자의 크기가 30나노미터 이하에 이르게 되며, 이는 기존의 전하 제어기술이 양자역학적 한계에 다다름을 의미한다. 현재의 반도체 생산 공정기술로 소량화가 지속된다면 2015년경에 그 한계점에 도달할 것으로 예상된다. 이 한계점을 해결할 수 있는 한 방법이 바로 나노기술을 이용한 단전자 트랜지스터(single-electron transistor)이다. 단전자 트랜지스터란 전자 한 개의 변화에 의해 스위치 역할을 할 수 있는 전자 소자의 구도로서, 소오스와 트레인 전극 사이에 나노미터 크기의 반도체 입자를 배치하면 소위 단전자 충전 현상(single electron charging effect)에 의해 한 개의 전자가 들어가고 나옴에 따라 온-오프되어 작동하게 된다. 쿨롱의 법칙(Coulomb's law)에 의하면 고립된 공간에 전자를 밀어 넣기 위해서는 공간 크기의 역수에 비례한 만큼의 에너지가 필요하다. 즉 공간이 작으면 작을수록, 전자 한 개를 그 공간에 밀어 넣기가 힘들다. 이것이 관통현상과 함께 단전자 소자의 주요 동작원리로 작용하는 쿨롱 봉쇄(Coulomb blockade) 효과다. 단전자 트랜지스터를 상온에서 작동시키기 위해서는 소자의 핵심 부분이 수 나노미터 수준이어야 하나, 현재의 소자 제작 기술 수준을 감안하면 CMOS 이후의 차세대 전자소자로서 나노테크놀로지 기술에서 풀어야할 문제다. 또한, 차세대 정보기술은 전자가 지닌 스핀의 업과 다운을 구분하여 전자의 스핀과 전하를 동시에 제어하며 스핀상태를 또 하나의 신호체계로 활용하는 조합기술인 스핀트로닉스(spintronics)에 상당부분 의존할 것이다. 이러한 스핀트로닉스를 원자 레벨까지 적용하게 되면 새로운 양자 컴퓨터(quantum computer)를 만들 수 있게 되어 정보를 서로 다른 스핀 상태에 따라 저장할 수 있게 되는데, 이진수 0과 1 대신에 스핀의 업, 다운 혹은 이들을 섞는 방법으로 표현할 수 있게 된다. 현재의 전자소자기술은 정보처리를 위해 반도체 내에 전하를 전기장을 통해 제어하며, 전자의 스핀에 관계없이 전자가 채워진 상태와 비워진 상태를 하나의 신호로 이용한다. 전자 소자의 정보 처리 능력을 높이기 위해서 사용되는 고전적인 방법으로는 소자의 집적도 또는 동작속도를 증대하는 방법이 사용되고 있으나 사진 인쇄 기술과 성능 개선 기술의 난이도가 증대함에 따라서 기술적 한계에 접근하고 있다. 이러한 한계를 극복하기 위한 방법으로서 물질의 양자 상태를 이용하는 전자 소자에 대한 연구가 진행되고 있다. 일례로서, 특정한 공간에 구속되어 있는 전자에 대하여, 양자적인 방법으로는 전자가 있을 확률을 정보화함으로써 무수히 많은 정보를 제공할 수 있다. 상기 양자 상태를 이용하는 소자의 기본 단위인 큐비트(qubit)를 제작하기 위한 기술로는 원자핵의 스핀, 초전도체 미세 구조, 전자의 스핀, 원자의 여기 상태, 광자의 편광 상태, 양자점 내부 전자의 여기 상태 등이 이용되고 있다.

본 발명에 의하여 제작되는 스핀의존 단전자 트랜지스터는 양자 효과를 이용하는 양자컴퓨터의 핵심소자로 사용되며 연 자성체로부터 스핀의존된 캐리어를 단전자 트랜지스터의 양자점에 주입하여 스핀의 분극의 제어를 통해 종래와 구조적, 개념적인 면에서 획기적으로 다른 새로운 큐비트의 구현에 필요한 구조 및 이를 제작하는 방법을 제시하는 데 있다.

본 발명은 새로운 반도체 소자 및 그 제조 방법이 제공되며 이 반도체 소자를 개발하기 위해서는 다음과 같은 기술적 성취가 필수적이다. 전자빔 리소그라피 법을 응용, 수십 나노미터의 단전자 트랜지스터를 형성시키는 공정과 양자점 내부의 전자들의 스핀을 조절하기 위해 요구되는 상층 게이트를 전자빔 리소그라피 법을 적용하여 형성시키는 공정, 캐리어들이 스핀의존 되도록 연 자성체와 상자성체를 양자점 양쪽 측면으로 수에서 수십 나노미터 간격으로 형성시키는 공정이 필수적이다. 이러한 구조로 제작된 소자의 핵심적인 특징은 자기장의 변화 아래 자성체 밑의 이차원 전자 가스층의 캐리어가 스핀분극되어 양자점에 구속되어지는 스핀의존에 의한 단일전자 스핀제어 나노소자와 양자컴퓨터를 개발하기 위한 규비트의 제조에 활용하기 위함이 목적이다.

이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

상기와 같은 목적을 달성하기 위하여 본 발명은 먼저 반도체기판(80) 위에 전자빔 리소그라피 법을 이용하여 캐리어가 이동하는 채널영역(50,60)의 형성과 상기 채널 영역의 좌우에 소오스(10) 영역 및 드레인(20) 영역을 형성하고 채널의 중앙 부근에 원형 형태 또는 전기적 포텐샬을 이용한 양자점(70)의 형태로 양자점(70)을 식각하여 단전자 트랜지스터를 형성하여야 한다. 이때 단전자 트랜지스터는 SOI(Silicon On Insulator)와 같은 반도체에 측면 게이트로 양자점이 형성되어 터널링 효과의 관측이 가능한 단전자 나노소자를 모두 포함한다. 또한, 소오스(10)와 드레인(20)과 반도체 간의 접촉저항(30, 40)은 오믹(Ohmic) 또는 쇼트키(schottky)일 수 있다. 상기의 기판의 전면에 다시 전자빔 레지스터를 도포하고 소오스(10)쪽으로 형성된 채널 층(60)에 채널의 일부가 노출되도록 전자빔 리소그라피를 한 후 적절한 방법에 의해 현상하고 DC 마그네트론 스퍼터링 시스템을 이용하여 연자성체(90)를 증착한다. 같은 방법으로 드레인(20)쪽의 채널 층(50)에 강자성체(100)를 증착한다. 이후 상기 기판 전면에 감광제를 도포하고 노광하여 금속 컨트롤 게이트(110) 형성을 위한 전자빔 레지스터나 감광제 패턴 막을 남겨두고 패턴 막 상부에 금속 막을 증착한 후 패턴 부분의 나머지 레지스터를 제거하여 금속 컨트롤 게이트(110)를 형성하면 본 발명의 목적인 스핀의존 단전자 트랜지스터의 완성이 이루어진다.

상기 반도체(80)는 화합물 반도체의 이차원 전자가스층(two dimensional electron gas), GaAs, Si. SOI(Si on insulator), Inp 중에서 선택되는 어느 하나를 사용할 수 있다.

상기 자성체(90, 100)는 Fe, NiFe, FeCo, Co, Ni, GaMnAs, InMnAs, GaMnN, GeMn과 같은 자성체 중에서 선택되는 어느 하나일 수 있다.

상기 소오스쪽 전도채널(60)과 드레인쪽 전도채널(50)은 소자의 형태에 따라 5 나노미터 ~ 1 마이크로미터 범위의 선폭을 가지며 자성체(90, 100)와 양자점(70)과의 간격은 100 나노미터 이하의 범위가 적당하다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.

본 발명에 따른 스핀의존 단전자 트랜지스터는 도 1에 도시된 바와 같이 구성되는데, 먼저 반도체 기판(80)을 전자선 직접 묘화(electron beam direct writing)법으로 소오스(10), 드레인(20) 및 수 내지 수십 나노 넓이의 전도채널(60, 50)을 패터 닝 하고 채널 중앙부근에 양자점(70)을 패터닝한 후 적절한 방법의 식각을 통해 나머지 위층반도체를 제거하여 단전자 트랜지스터를 형성한다(도 2).

그런 다음 단전자 트랜지스터 전면에 전자빔 레지스터를 도포하고 소오스쪽 채널 층(60)과 직교하게 연자성체(90)를 증착할 부분을 전자빔 묘화한 후 채널의 일부를 노출시켜 DC 마그네트론 스퍼터링 시스템을 이용하여 연자성체(90)를 증착한다. 같은 방법으로 다시 드레인쪽 채널(50) 위에 강자성체(100)를 증착한다.

상기 공정 후 제어 게이트(110)를 전자선 직접 묘화법 또는 포토리소그래피법을 이용하여 패터닝한 후 기타 적절한 방법에 의한 식각공정 및 금속화 공정을 실시 한다.

이상 설명한 바와 같이, 본 발명에 따른 스핀의존 단전자 트랜지스터에서 향후 차세대 고집적 저전력 소자로 각광받을 것으로 예상되는 단전자 트랜지스터의 장점을 그대로 활용할 뿐 아니라 드레인으로 나가는 전자와 전자의 스핀을 의도적으로 제어하고 여과할 수 있어 매우 국소화된 양자점의 에너지 준위에 있어서의 전자의 스핀의존 채움 현상을 이용함으로써 향후 이를 대용량, 초고속 양자병렬처리, 양자컴퓨터를 개발하기 위한 규비트의 제조 등에도 활용할 수 있다는 점에서 매우 큰 가치를 지나고 있다.

Claims (5)

1. 본 스핀의존 단전자 트랜지스터의 구조 및 작동에 있어서, 단전자 터널링 효과가 관측되는 단전자 트랜지스터를 제작하고 형성된 단전자 트랜지스터의 소오스쪽 전도채널 위에 연자성층과 드레인쪽 전도채널 위에 강자성 층이 위치하며, 양자점 내부의 전자들의 스핀을 제어하기 위한 포텐샬 조절역활의 상층 게이트가 위치함을 특징으로 하는 스핀의존 단전자 트랜지스터,
2. 제1항에 있어서, 단전자 트랜지스터는 단전자 터널링 효과의 관측이 가능한 모든 소자,
3. 제1항에 있어서, 소오스 및 드레인 영역의 채널은 소자의 형태에 따라 5 나노미터 ~ 1 마이크로미터 범위의 선 폭을 가지며, 연자성층과 강자성 층이 양자점과 100 나노미터 이하의 간격을 가지고 패터닝 되는 단계;
4. 작동특성에 있어서, 적절한 외부 자기장변화에 따라 소오스쪽 전도채널 내의 전자의 스핀상태를 변화시킴으로써 양자점의 통과 또는 스핀봉쇄하는 것을 특징으로 하 는 스핀의존 단전자 트랜지스터,
5. 제4항의 작동특성에 있어서, 양자점 내부의 전자의 스핀상태를 상층케이트의 적절한 포텐샬에 의해 제어 가능한 것을 특징으로 하는 스핀의존 단전자 트랜지스터,

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