KR20060063126A - 반도체 패키지용 기판의 제조방법 - Google Patents

Abstract

본 발명은 반도체칩 패키지용 기판의 제조방법을 개시한다. 상기 반도체 패키지용 기판의 제조방법은 제1 면 및 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계, 절연층의 제1 면 및 제2 면을 관통하는 적어도 하나 이상의 비아홀을 형성하는 단계, 절연층의 제1 면과 제2 면, 및 비아홀의 벽면 상에 도금 시드층을 형성하는 단계, 및 도금 시드층 상에 도금층을 형성하는 단계를 포함한다.

Description

반도체 패키지용 기판의 제조방법 {Maunfacturing method for semiconductor package board}

도 1a 내지 도 1d는 종래기술에 의한 반도체 패키지용 기판의 제조방법을 단계별로 도시한 단면도들,

도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 패키지용 기판의 제조방법을 단계별로 도시한 단면도들,

도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 패키지용 기판의 제조방법을 단계별로 도시한 단면도들.

<도면의 주요 부분에 대한 부호의 설명>

110,210...절연층 210a...절연층의 제1 면

210b...절연층의 제2 면 114,214...도금 시드층

115,215...도금층 120...회로패턴층

130,230...비아홀

본 발명은 반도체 패키지용 기판의 제조방법에 관한 것으로, 보다 상세하게 는 화인 피치(fine pitch)로 고집적화됨으로써, 고기능의 반도체 칩을 수용할 수 있는 반도체 패키지용 기판의 제조방법에 관한 것이다.

반도체 패키지용 기판은 반도체 칩이 탑재되고 몰딩되어 반도체 칩을 외부환경으로부터 보호하는 기능을 하며, 기판 상에 형성된 회로패턴을 통하여 반도체 칩의 내부회로와 반도체 칩의 외부회로를 전기적으로 연결하는 기능을 한다. 이러한 반도체 패키지용 기판으로는, 리드 프레임(Lead Frame), 인쇄회로기판(Printed Circuit Board), 연성 회로기판(Flexible Printed Circuit) 등 다양한 종류가 있다. 반도체 패키지용 기판은 회로패턴층의 적층수에 따라 양면 회로기판, 및 다층 회로기판 등으로 구분되며, 이들 회로패턴층을 상호 전기적으로 연결하기 위하여 기판에는 비아홀(via hole)이 형성된다.

최근에는 반도체 칩이 고기능화, 고집적화됨에 따라 반도체 칩의 입출력 단자가 증가하고 있으며, 이에 따라 이들이 실장되는 반도체 패키지용 기판도 고집적화되는 추세에 있다.

도 1a 내지 도 1d에는 종래 반도체 패키지용 기판의 제조방법이 단계별로 도시되어 있다. 먼저, 절연층(10)의 제1 면(10a) 및 제2 면(10b)에 금속 박판을 접착하거나 스퍼터링(sputtering)하여 소정의 두께(t1)를 갖는 전도층(11,12)을 형성한다(도 1a). 다음으로, 전도층(11,12)이 적층된 절연층(10)에 소정의 직경(d`)을 갖는 비아홀(via hole; 30)을 드릴 가공한 후(도 1b), 비아홀(30)의 벽면에 무전해 도금으로 도금 시드층(seed layer; 14)을 형성하고(도 1c), 도금 시드층(14) 상에 전해 도금을 통하여 도금층(15)을 형성한다(도 1d). 마지막으로, 전도층(15) 상에 회로패턴에 대응되는 형상을 가진 보호막(미도시)을 도포한 후, 보호막에 의해 덮이지 않은 부분을 에칭 처리하여 회로패턴층(20)을 형성한다.

도금 시드층(14) 및 도금층(15)을 형성하는 과정에서는 공정의 특성상 비아홀(30)의 벽면에만 도금이 이루어지지 않고, 절연층(10)의 제1, 제2 면(10a,10b)에 형성된 전도층(11,12)의 외표면에도 도금이 이루어짐으로써, 회로패턴층(20)의 두께(t2)가 증가하게 되는데, 보다 구체적으로, 회로패턴층(20)은 전도층(11), 도금 시드층(14) 및 도금층(15)의 두께가 합쳐진 두께(t2)로 형성되는 것이다. 여기서, 전도층(11)의 두께(t1, 도 1a)는 공정상의 한계로 인하여 5μm 이하로 형성되기 어렵고, 일반적으로 12μm의 전도층이 사용되고 있다.

그런데, 회로패턴층(20)의 두께(t2)가 증가되면, 증가된 두께에 상응하도록 회로패턴의 폭도 어느 이상으로 확보되어야만 패턴 형상이 안정적으로 유지될 수 있는바, 회로패턴층(20)의 폭이 증가함으로 인하여 화인피치(fine-pitch), 고정밀의 회로패턴을 형성하는데 제약이 따르게 된다.

이와 함께, 도 1b에 도시된 바와 같은 수지재 등으로 이루어진 절연층(10)과 전도성 소재의 전도층(11,12)이 혼재하는 적층체는 소재특성 상 에칭 등 화학적인 식각을 통한 비아홀(30) 형성이 어렵고, 드릴링(drilling) 등의 기계적인 천공방식을 이용하는 경우에는 정밀가공에 한계가 있어, 비아홀(30)의 직경(d`)을 줄이는데 한계가 있다. 그런데, 화인피치의 회로패턴을 서로 연결하기 위해서는 미세한 비아홀의 형성이 요구되므로, 전술한 문제점은 회로패턴의 집적화를 위한 선결과제로서 그 해결의 필요성이 증대된다.

본 발명은 상기와 같은 문제점 및 그 밖의 문제점을 해결하기 위하여, 고기능의 반도체 칩을 수용할 수 있도록, 고집적화된 반도체 패키지용 기판의 제조방법을 제공하는 것을 그 목적으로 한다.

본 발명의 다른 목적은 공정이 단순화되어 비용이 절감되는 반도체 패키지용 기판의 제조방법을 제공하는 것이다.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체 패키지용 기판의 제조방법은,

제1 면 및 상기 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계;

상기 절연층의 제1 면 및 제2 면을 관통하는 적어도 하나 이상의 비아홀을 형성하는 단계;

상기 절연층의 제1 면과 제2 면, 및 비아홀의 벽면 상에 걸쳐서 도금 시드층을 형성하는 단계; 및

상기 도금 시드층 상에 도금층을 형성하는 단계;를 포함한다.

한편, 본 발명의 다른 측면에 따른 반도체 패키지용 기판의 제조방법은,

제1 면 및 상기 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계;

상기 절연층의 제1 면 상에 전도층을 형성하는 단계;

상기 절연층에 적어도 하나 이상의 비아홀을 형성하는 단계;

적어도 상기 절연층의 제2 면, 및 비아홀의 벽면 상에 걸쳐서 도금 시드층을 형성하는 단계; 및

상기 도금 시드층 상에 도금층을 형성하는 단계;를 포함한다.

여기서, 상기 절연층에 비아홀을 형성하는 것은 레이저 가공으로 이루어지는 것이 바람직하다. 상기 도금 시드층은 상기 절연층의 제2 면, 비아홀의 벽면, 및 상기 전도층의 비아홀을 통한 노출면에 걸쳐서 형성될 수 있다.

상기 도금 시드층은 스퍼터링 또는 무전해 도금에 의해 형성되는 것이 바람직하다.

이어서, 본 발명의 바람직한 실시예들에 대해 첨부된 도면들을 참고로 하여 상세히 설명하기로 한다.

도 2a 내지 도 2d에는 본 발명의 제1 실시예에 따른 반도체 패키지용 기판의 제조방법이 단계별로 도시되어 있다. 먼저, 기판의 코어(core)를 형성하는 절연층(110)을 준비하고(도 2a), 절연층(110)에 소정의 직경(d)을 갖는 비아홀(130)을 형성한다(도 2b). 상기 절연층(110)으로는, 예를 들어, 폴리이미드(polyimide) 등 절연성 수지재가 이용될 수 있으며, 비아홀(130)은 기계적인 드릴링(drilling)이나 레이저(laser)로 가공될 수 있다. 여기서, 종래기술과 달리, 단일 절연소재 상에 비아홀(130)을 형성하게 되므로, 100μm 이하의 직경(d)을 갖는 미세한 홀도 가공이 가능하게 된다.

이어서, 전기도금의 전처리 공정으로 비아홀(130)이 형성된 기판에 도금 시드층(seed layer; 114)을 형성한다(도 2c). 도금 시드층(114)은 후술하는 도금공정 에서 전극의 기능을 수행하는데, 도금공정을 위한 한도에서 얇게 형성되는 것이 회로패턴의 집적화, 정밀화에 유리하다. 예를 들어, 도금 시드층(114)의 두께는 대략 수 μm 내의 박형으로 형성되는 것이 바람직하다. 한편, 이러한 도금 시드층(114)은 절연층(110) 상에 구리(Cu) 소재로 스퍼터링(sputtering)하거나, 무전해 도금하여 형성될 수 있다.

이어서, 도금 시드층(114) 상에 도금층(115)을 형성하여 소정의 두께(t3)를 형성하는데(도 2d), 예를 들어, 전기도금(eletroplating)으로 형성한다. 전기도금 공정에서는, 기판재료를 전착하고자 하는 금속이온이 함유된 전해액 속에 넣고, 도금 시드층(114)을 일 전극으로 하고, 전착금속을 다른 전극으로 하여 시드층(115) 상에 금속이온을 전착하는데, 예를 들어, 구리(Cu) 이온을 전착한다.

마지막으로, 이렇게 형성된 도금 시드층(114) 및 도금층(115)의 소정 부분을 식각하여 회로패턴층(120)을 형성한다(도 2d). 이를 위해, 도금층(115) 상에 회로패턴과 동일한 패턴이 형성된 식각 방지막(미도시)을 도포하고, 에칭처리함으로써, 식각 방지막이 도포된 부분만 회로패턴으로 잔존하고 나머지는 제거되도록 한다.

도 1d에 도시된 종래기술에서는, 회로패턴층(20)이 전도층(12), 도금 시드층(14), 및 도금층(15)으로 이루어지는 반면에, 본 발명에서는 회로패턴층(120)이 도금 시드층(114), 및 도금층(115)만으로 이루어지므로, 그 만큼 회로패턴층(120)의 두께(t3)를 낮은 수준으로 유지할 수 있어 박형화에 유리하고, 회로패턴의 집적도를 배가시킬 수 있다.

또한, 본 발명에서는, 종래기술과 달리, 절연층 상에 전도층을 형성하는 단 계가 생략되므로, 그 만큼 재료비 및 제조공수가 절감되어 결국, 반도체 패키지용 기판의 제조비용을 절감할 수 있다.

도 3a 내지 도 3e에는 본 발명의 제2 실시예에 따른 반도체 패키지용 기판의 제조방법이 단계별로 도시되어 있다. 이하에서는 도면들을 참고하여 설명하되, 제1 실시예와 상이한 기술적 사항을 중심으로 설명하기로 한다.

먼저, 기판의 코어(core)를 형성하는 절연층(210)을 준비하고(도 3a), 절연층의 제1 면(210a)에 전도층(211)을 형성한다(도 3b). 이어서, 절연층의 제1 면(210a) 및 제2 면(210b)을 관통하는 비아홀(230)을 형성한다(도 3c). 이 때, 비아홀(230)은 절연층(210)의 제2 면 (210b) 상에 레이저(L)를 조사함으로써, 형성될 수 있는데, 통상적으로 사용되는 이산화탄소 레이저(CO₂ Laser)를 사용하면, 레이저가 갖는 파장의 특성상 절연층(210)만이 가공되고, 전도층(211)은 가공되지 않는다. 비아홀(230)이 형성된 절연층(210) 상에 스퍼터링이나 무전해 도금으로 도금 시드층(214)을 형성하는데, 도 3d에서 볼 수 있듯이, 도금 시드층(214)은 절연층의 제2 면(210b), 비아홀(230)의 벽면, 및 전도층의 비아홀(230)을 통한 노출면(211a) 상에 걸쳐서 형성될 수 있고, 이와 달리, 절연층의 제2 면 및 비아홀의 벽면 상에만 형성될 수도 있다. 다만, 이 경우에도 도금 시드층, 및 후술하는 도금층은 전도층과 전기적으로 연결되어야 한다.

이어서, 도금 시드층(214) 상에 전기도금으로 도금층(215)을 형성한다(도 3e). 마지막으로, 절연층의 제1 면(210a) 상에 형성된 전도층(211), 및 제2 면(210b) 상에 형성된 도금 시드층(214), 도금층(215)을 패터닝하여 회로패턴층을 형성하면, 반도체 패키지용 기판이 완성된다.

본 발명의 반도체 패키지용 기판에 의하면, 다음과 같은 효과를 거둘 수 있다.

첫째, 고집적, 고기능화된 반도체 패키지가 제공될 수 있다. 즉, 본 발명에 의하면, 회로패턴층의 두께가 감소함으로써, 회로패턴의 폭 및 패턴 사이의 간격이 미세한 화인피치(fine pitch)의 회로패턴이 형성될 수 있다. 따라서, 고기능화된 반도체 칩을 수용할 수 있는 고정밀의 반도체 패키지용 기판이 제공될 수 있다.

둘째, 반도체 패키지용 기판의 제조비용이 절감된다. 본 발명에 의하면, 종래기술에 비하여 제조공수 및 재료비가 절감됨으로써, 저가의 제조비용이 소요되는 반도체 패키지용 기판이 제공된다.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서 정해져야 할 것이다.

Claims (6)

1. 제1 면 및 상기 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계;

   상기 절연층의 제1 면 및 제2 면을 관통하는 적어도 하나 이상의 비아홀을 형성하는 단계;

   상기 절연층의 제1 면과 제2 면, 및 비아홀의 벽면 상에 도금 시드층을 형성하는 단계; 및

   상기 도금 시드층 상에 도금층을 형성하는 단계;를 포함하는 반도체 패키지용 기판의 제조방법.
2. 제1 면 및 상기 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계;

   상기 절연층의 제1 면 상에 전도층을 형성하는 단계;

   상기 절연층을 레이저 가공하여 제1 면과 제2 면을 관통하는 적어도 하나 이상의 비아홀을 형성하는 단계;

   적어도 상기 절연층의 제2 면, 및 비아홀의 벽면 상에 도금 시드층을 형성하는 단계; 및

   상기 도금 시드층 상에 도금층을 형성하는 단계;를 포함하는 반도체 패키지용 기판의 제조방법.
3. 제2항에 있어서,

   상기 도금 시드층은 상기 절연층의 제2 면, 상기 비아홀의 벽면, 및 상기 전도층의 비아홀을 통한 노출면에 걸쳐서 형성된 것을 특징으로 하는 반도체 패키지 용 기판의 제조방법.
4. 제1항 또는 제2항에 있어서,

   상기 도금 시드층은 스퍼터링에 의해 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조방법.
5. 제1항 또는 제2항에 있어서,

   상기 도금 시드층은 무전해 도금에 의해 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조방법.
6. 제1항 또는 제2항에 있어서,

   상기 도금층은 전기도금으로 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조방법.

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