KR20060062152A - Processor board with improved bus structure - Google Patents

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KR20060062152A
KR20060062152A KR1020040100904A KR20040100904A KR20060062152A KR 20060062152 A KR20060062152 A KR 20060062152A KR 1020040100904 A KR1020040100904 A KR 1020040100904A KR 20040100904 A KR20040100904 A KR 20040100904A KR 20060062152 A KR20060062152 A KR 20060062152A
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손대호
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삼성전자주식회사
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Abstract

본 발명은 네트워크 시스템에서 중앙처리장치, 버스 콘트롤러 및 하위 디바이스를 포함하는 상위프로세서 보드와 하위보드 사이의 버스 구조에 관한 것으로, 특히 상위 프로세서 보드에 연관되어 있는 다수의 저속 버스들을 고속의 멀티 버스 하나로 대체하고, SRAM을 메모리로 사용하여 상위 프로세서의 부하를 줄이고 보드의 공간 활용도를 개선한 프로세서 보드 및 이 프로세서 보드의 버스동작 방법에 관한 것이다.
The present invention relates to a bus structure between an upper processor board and a lower board including a central processing unit, a bus controller, and a lower device in a network system. The present invention relates to a processor board that replaces and uses an SRAM as a memory to reduce the load of the upper processor and improve the space utilization of the board, and a bus operation method of the processor board.

프로세서 보드, 버스, 멀티 버스, 하위 디바이스, 하위 보드 Processor Board, Bus, Multi-Bus, Subdevice, Subboard

Description

개선된 버스구조를 구현하는 프로세서 보드{Processor Board With Improved Bus Structure} Processor board with improved bus structure             

도 1은 종래의 기술에 따른 상위 프로세서 보드가 하위 보드로 제어정보나 데이터 정보를 보내는 통로인 버스의 구조를 나타내는 도면.1 is a diagram illustrating a structure of a bus that is a path through which an upper processor board according to the related art transmits control information or data information to a lower board.

도 2는 본 발명에 따른 상위 프로세서 보드가 하위 보드로 제어정보나 데이터 정보를 보내는 통로인 버스의 구조를 나타내는 도면.2 is a diagram illustrating the structure of a bus that is a path through which an upper processor board sends control information or data information to a lower board according to the present invention;

도 3은 본 발명에서 상위 프로세서 보드를 구성하는 멀티 버스 콘트롤러의 구성을 나타내는 도면.3 is a diagram illustrating a configuration of a multi-bus controller constituting an upper processor board in the present invention.

도 4는 본 발명에 따른 상위 프로세서 보드가 하위 보드로 제어정보나 데이터 정보를 보내는 통로인 버스의 동작 순서를 나타내는 흐름도.
4 is a flowchart illustrating an operation sequence of a bus that is a path through which an upper processor board sends control information or data information to a lower board according to the present invention.

본 발명은 네트워크 시스템에서 중앙처리장치, 버스 콘트롤러 및 하위 디바 이스를 포함하는 상위프로세서 보드와 하위보드 사이의 버스 구조에 관한 것으로, 특히 상위 프로세서 보드에 연관되어 있는 다수의 저속 버스들을 고속의 멀티 버스 하나로 대체하고, SRAM을 메모리로 사용하여 상위 프로세서의 부하를 줄이고 보드의 공간 활용도를 개선한 프로세서 보드 및 이 프로세서 보드의 버스동작 방법에 관한 것이다.The present invention relates to a bus structure between an upper processor board and a lower board including a central processing unit, a bus controller, and a lower device in a network system. The present invention relates to a processor board which replaces one and uses an SRAM as a memory to reduce the load of the upper processor and improve the space utilization of the board, and a bus operation method of the processor board.

즉, 본 발명은 네트워크 시스템에서 상위 프로세서 보드의 중앙처리장치, 버스 콘트롤러, 하위 디바이스 및 메모리와 하위 보드간의 제어 정보 및 데이터 정보의 교환을 위한 통로로 사용되는 버스의 구조 및 메모리의 개선에 관한 것이다.That is, the present invention relates to the improvement of the structure and memory of a bus used as a central processing unit of a higher processor board, a bus controller, a lower device, and a passage for exchanging control information and data information between a memory and a lower board in a network system. .

도 1은 종래의 기술에 따른 상위 프로세서 보드가 하위 보드로 제어정보나 데이터 정보를 보내는 통로인 버스의 구조를 나타내는 도면이다. 종래에는 도 1에 나타나는 바와 같이 프로세서 보드(100)내에서 중앙처리장치(CPU;central processing unit)(110)와 버스 콘트롤러(Bus controller)(130)사이에 DPRAM(dual port random access memory)(120)을 위치하게 하고, 저속으로 동작하는 하위 보드(181, 182, 183, 184)의 응답시간을 줄이도록 설계되어 있다. 또한, 상위 프로세서 내에서 하위 디바이스인 UART(Universal Asynchronous Receiver/Transmitter)(150) 및 I2C(Inter IC)(160)는 CPU(central processing unit)(110)에 직접 접속하게 되어 있다.1 is a diagram illustrating a structure of a bus that is a path through which an upper processor board according to the related art transmits control information or data information to a lower board. As shown in FIG. 1, a dual port random access memory (DPRAM) 120 is disposed between a central processing unit (CPU) 110 and a bus controller 130 in the processor board 100. ) And the response time of the lower boards 181, 182, 183, and 184 operating at low speed. In addition, the UART (Universal Asynchronous Receiver / Transmitter) 150 and the I2C (Inter IC) 160 which are lower devices in the upper processor are directly connected to the central processing unit (CPU) 110.

이러한 종래기술은 고속의 CPU(프로세서)(110)와 상대적으로 저속의 하위 보드들은 저속의 버스를 통하고 버퍼(140)를 거쳐 Bus controller(130)를 이용하여 연결되어 있고, UART(Universal Asynchronous Receiver/Transmitter)(150) 또는 I2C(Inter IC)(160)등의 하위 디바이스들은 CPU(프로세서)에 버스로 직접 연결되어 있기 때문에, 불필요하게 각각의 bus에 대한 latency time이 증가하게 되므로 전체 bus 및 CPU 효율을 저하시키는 요인이 되며, 또한, 여러 버스 라인이 필요하므로 프로세서 보드의 회로 패턴이 복잡해지는 문제가 있다. 또한 CPU와 DPRAM 사이에는 고대역 버스(high bandwidth bus)가 사용되나 Bus Controller하위보드 사이에는 저속버스가 사용되므로 인한 buffering을 위해서 dual port를 가지는 DPRAM이 사용되고 있으며 이로 인해 CPU(프로세서)와의 DPRAM 사이의 인터페이스(interface)가 추가 되는 문제가 있다.
This prior art is a high-speed CPU (processor) 110 and a relatively low-speed lower board is connected via a low-speed bus and a buffer 140 using a bus controller 130, a universal asynchronous receiver Sub-devices such as / Transmitter) 150 or I2C (Inter IC) 160 are directly connected to the CPU (processor) by bus, which increases the latency time for each bus unnecessarily. It is a factor that lowers the efficiency, and also requires a number of bus lines, there is a problem that the circuit pattern of the processor board is complicated. In addition, a high bandwidth bus is used between the CPU and DPRAM, but a low speed bus is used between the Bus Controller sub-boards. Therefore, a DPRAM with dual ports is used for buffering due to the use of the DPRAM between the CPU and the processor. The problem is that interfaces are added.

따라서 상기한 바와 같은 문제점을 해결하기 위한 본 발명의 목적은 각각의 버스에 대한 latency time을 줄여서 전체 bus 및 CPU 효율을 향상시키는 프로세서 보드를 제공함에 있다. Therefore, an object of the present invention for solving the above problems is to provide a processor board that improves the overall bus and CPU efficiency by reducing the latency time for each bus.

본 발명의 다른 목적은 하나의 멀티버스를 사용하여 여러 버스 라인이 필요하지 않게 하여 프로세서 보드의 회로 패턴이 복잡해지는 것을 방지하는 프로세서 보드를 제공함에 있다.Another object of the present invention is to provide a processor board which avoids the complicated circuit pattern of the processor board by eliminating the need for several bus lines by using one multibus.

본 발명의 또 다른 목적은 Bus Controller와 CPU를 직접 연결하여 사용함으로써 종래기술의 DPRAM과 CPU 사이의 인터페이스를 줄일 수 있는 프로세서 보드를 제공함에 있다.Still another object of the present invention is to provide a processor board which can reduce an interface between a DPRAM and a CPU of the prior art by directly connecting and using a bus controller and a CPU.

이러한 목적을 달성하기 위하여 본 발명의 장치는, 하위 디바이스 및 하위 보드에 대한 제어 신호를 발생하는 중앙처리장치, 상기 중앙처리장치와 메모리에 각각 연결되며, 상기 중앙처리장치의 제어에 의해 상기 메모리에 저장된 멀티 버스 작동 데이터에 따라 상기 하위 디바이스 및 하위 보드에 연결되는 통로인 멀티 버스를 제어하는 멀티 버스 콘트롤러 및 상기 멀티 버스 콘트롤러에 연결되고 상기 멀티 버스 작동 데이터를 저장하는 상기 메모리를 포함하는 프로세서 보드를 제공한다. In order to achieve this object, the apparatus of the present invention is connected to a central processing unit for generating control signals for a lower device and a lower board, the central processing unit and a memory, respectively, and to the memory under control of the central processing unit. A processor board including a multi-bus controller for controlling a multi-bus which is a passage connected to the lower device and the lower board according to stored multi-bus operation data and the memory connected to the multi-bus controller and storing the multi-bus operation data; to provide.

이러한 목적을 달성하기 위하여 본 발명의 방법은, 중앙처리장치가 메모리에 멀티 버스 작동 데이터를 저장하는 과정, 상기 중앙처리장치가 멀티 버스 콘트롤러를 제어하여 멀티 버스를 작동시키는 과정, 상기 메모리에 저장된 상기 멀티 버스 작동 데이터를 하위 디바이스또는/및 하위 보드에 전송하는 과정 및 상기 하위 디바이스 또는/및 하위 보드로부터의 상기 멀티 버스 작동 데이터 응답 결과를 상기 메모리에 저장하는 과정을 포함하는 프로세서 보드의 멀티 버스 동작방법을 제공한다. In order to achieve the above object, the method of the present invention includes a process in which a central processing unit stores multi-bus operation data in a memory, the central processing unit controls a multi-bus controller to operate a multi-bus, and the memory stored in the memory Transmitting the multi-bus operation data to the lower device or / and the lower board and storing the result of the multi-bus operation data response from the lower device or / and the lower board in the memory. Provide a method.

이외에 위에 기재한 실시 예의 변형, 구성요소의 추가 또는 이외에 본 발명의 목적을 달성하기 위한 다양한 실시 예들이 가능하다.
In addition to the above-described modifications, additions to the components, or various other embodiments for achieving the object of the present invention are possible.

본 발명은 네트워크 시스템에서 중앙처리장치, 버스 콘트롤러 및 하위 디바이스를 포함하는 상위프로세서 보드와 하위보드 사이의 버스 구조를 고속의 멀티 버스 하나로 구현하고, 또한 SRAM을 메모리로 사용하여 상위 프로세서의 부하를 줄이고 보드의 공간 활용도를 개선한 프로세서 보드 및 이 프로세서 보드의 버스 동작 방법에 관한 것이다. 즉, 상위 프로세서 보드의 중앙처리장치, 버스 콘트롤러, 하위 디바이스 및 메모리와 하위 보드간의 제어 정보 및 데이터 정보의 교환을 위한 통로로 사용되는 버스를 개선하고 기존에 사용하는 메모리를 대체하고자 한 것이다.The present invention implements a bus structure between the upper processor board and the lower board including the central processing unit, the bus controller and the lower device in a single high-speed multi-bus in a network system, and also uses SRAM as a memory to reduce the load on the upper processor. The present invention relates to a processor board with improved board space utilization and a bus operating method of the processor board. That is, the purpose of the present invention is to improve the bus used as a passage for exchanging control information and data information between the central processing unit, the bus controller, the lower device and the memory and the lower board of the upper processor board, and replace the existing memory.

구체적으로는 멀티 버스 콘트롤러로서 상용 FPGA를 사용하여 중앙처리장치(CPU)와 연결되고 고속의 병렬 고대역 멀티 버스(parallel high bandwidth bus)를 통하여 UART(Universal Asynchronous Receiver/Transmitter) 및 I2C(Inter IC) 등의 하위 디바이스에 연결되고, 또한 이 멀티버스에 연결된 버퍼를 통하여 하위 보드에 연결되도록 하여 통합함으로써 집적도를 높여 PCB상에 공간 활용도를 증가시키며 CPU에서 각각의 bus를 access하면서 발생하는 latency time을 제거하고 CPU의 성능을 증가시킨다.Specifically, as a multi-bus controller, it is connected to a central processing unit (CPU) using a commercial FPGA, and is a UART (Universal Asynchronous Receiver / Transmitter) and I2C (Inter IC) through a high-speed parallel parallel high bandwidth bus. It is connected to a lower device such as a device, and also connected to a lower board through a buffer connected to this multibus, thereby increasing integration to increase space utilization on a PCB and eliminating latency time caused by accessing each bus from the CPU. And increase the performance of the CPU.

또한 멀티 버스 콘트롤러에 연결되는 고속의 SRAM(static random access memory)을 채택하고 SRAM access에 대한 scheduling logic을 추가하여 고가의 DPRAM을 사용하지 않을 수 있게 한다. CPU와의 인터페이스는 멀티 버스 콘트롤러가 담당하여 DPRAM을 사용할 때 필요한 인터페이스가 필요 없게 된다.It also employs high-speed static random access memory (SRAM) connected to multi-bus controllers and adds scheduling logic for SRAM access, eliminating the need for expensive DPRAM. The interface with the CPU is handled by the multi-bus controller, eliminating the need for an interface when using DPRAM.

도 2는 본 발명에 따른 상위 프로세서 보드가 하위 보드로 제어정보나 멀티 버스 작동 데이터 정보를 보내는 통로인 버스의 구조를 나타내는 도면이다. 프로세서 보드(300)의 구성을 보면, 제어정보를 출력하는 중앙처리장치(CPU)(310)에 멀티 버스 콘트롤러(상용 FPGA)(330)가 연결되고, 이 멀티 버스 콘트롤러에 멀티 버스 작동 데이터를 저장하는 메모리로 SRAM(static random access memory)(320)이 연결된다. 멀티 버스 콘트롤러가 이 SRAM에의 접속을 제어한다. 여기서 CPU(310)와의 인터페이스는 멀티 버스 콘트롤러(330)가 담당한다. 멀티 버스 콘트롤러는 고속의 병렬 고대역 멀티 버스(parallel high bandwidth bus)를 통하여 UART(Universal Asynchronous Receiver/Transmitter)(340) 또는 I2C(Inter IC)(350) 등의 하위 디바이스에 연결되고, 또한 이 멀티버스에 연결된 버퍼(360)를 통하여 하위 보드(371, 372, 373, 374)에 연결된다. 즉, 멀티 버스 콘트롤러의 출력 신호는 UART(Universal Asynchronous Receiver/Transmitter)(340) 및 I2C(Inter IC)(350)을 지원할 뿐만 아니라 CDBUS를 지원할 수 있도록 멀티 pin assign 되는 multi-bus구조를 통하여 신호를 전달한다. 멀티 버스 콘트롤러는 프로세서 보드내에서는 single-ended bus 신호를 이용하여 정해진 하위 디바이스들을 제어하며 버퍼(360)와 differential multi bus를 거쳐 각각의 인터페이스를 통하여 하위 보드들에 접속된다. 2 is a diagram illustrating a structure of a bus that is a path through which an upper processor board sends control information or multi-bus operation data information to a lower board according to the present invention. In the configuration of the processor board 300, a multi-bus controller (commercial FPGA) 330 is connected to a central processing unit (CPU) 310 that outputs control information, and stores multi-bus operation data in the multi-bus controller. A static random access memory (SRAM) 320 is connected to the memory. The multi-bus controller controls the connection to this SRAM. In this case, the interface with the CPU 310 is in charge of the multi-bus controller 330. The multi-bus controller is connected to sub-devices such as Universal Asynchronous Receiver / Transmitter (UART) 340 or Inter IC (I2C) 350 via a high speed parallel parallel high bandwidth bus. It is connected to the lower boards 371, 372, 373, and 374 through a buffer 360 connected to the bus. That is, the output signal of the multi-bus controller not only supports UART (Universal Asynchronous Receiver / Transmitter) 340 and I2C (Inter IC) 350 but also multi-assigned multi-bus structure to support CDBUS. To pass. The multi-bus controller uses a single-ended bus signal in the processor board to control the designated lower devices, and is connected to the lower boards through respective interfaces through the buffer 360 and the differential multi bus.

도 3은 본 발명에서 상위 프로세서 보드를 구성하는 멀티 버스 콘트롤러의 구성을 나타내는 도면이다. 멀티 버스 콘트롤러는 CPU와 SRAM에 접속하기 위한 인터페이스(410)을 가진다. 이 인터페이스를 통하여 CPU가 SRAM에 버스 작동 데이터를 저장하게 한다. 버스를 인에이블하는 것은 CPU가 인터널 레지스터(internal register)(420)로 접속하여 이루어진다. CPU의 접속이 종료되면, 멀티 버스 콘트롤러 내부의 콘트롤 로직 블록(Control Logic Block)(430)에서 SRAM의 데이터를 읽어 지정된 하위 버스 콘트롤러(440, 450,460,470)로 전송한다. 이후에 콘트롤 로직 블록(Control Logic Block)(430)은 멀티플렉서(multiplexer)를 제어하여 신호를 전달한다. 외부의 pin은 UART(Universal Asynchronous Receiver/Transmitter), I2C(Inter IC), Serial, CDBUS에 필요한 신호들의 각각에 해당된다.3 is a diagram illustrating a configuration of a multi-bus controller constituting an upper processor board in the present invention. The multi-bus controller has an interface 410 for connecting to the CPU and SRAM. This interface allows the CPU to store bus operation data in SRAM. Enabling the bus is accomplished by the CPU connecting to an internal register 420. When the connection of the CPU is terminated, the SRAM data is read from the control logic block 430 inside the multi-bus controller and transmitted to the designated lower bus controllers 440, 450, 460, and 470. Thereafter, the control logic block 430 transmits a signal by controlling a multiplexer. External pins correspond to signals required for UART (Universal Asynchronous Receiver / Transmitter), I2C (Inter IC), Serial, and CDBUS.

도 4는 본 발명에 따른 상위 프로세서 보드가 하위 보드로 제어정보나 데이터 정보를 보내는 통로인 버스의 동작 순서를 나타내는 흐름도이다. 동작순서를 살펴보면, 먼저 CPU는 SRAM에 버스 작동 데이터(bus operating data)를 저장하고 (410), 인터널 레지스터(internal register)에 액세스하고 제어하여 멀티 버스를 인에이블(bus enable)한다(420). 멀티 버스가 인에이블되어(430) CPU의 access가 종료되면 멀티 버스 콘트롤러(multi bus controller) 내부의 콘트롤 로직 블록(Control Logic Block)에서 SRAM의 멀티 버스 작동 데이터를 읽고 지정된 하위 버스 콘트롤러로 액세스할 멀티 버스 작동 데이터를 전송한다(440,450,460). 다음에는 하위 보드 등의 멀티 버스 작동 데이터에 대한 응답을 수신하여 그 결과를 SRAM에 저장한다(480). 이 과정이 반복되어 완료되면(490), 멀티버스 콘트롤러의 동작은 종료된다(491).4 is a flowchart illustrating an operation sequence of a bus that is a path through which an upper processor board sends control information or data information to a lower board according to the present invention. Referring to the operation sequence, the CPU first stores bus operating data in the SRAM (410), and accesses and controls an internal register to enable the multi-bus (420). . When the multi-bus is enabled (430) and CPU access is terminated, the multi-bus operation data of the SRAM is read from the control logic block inside the multi-bus controller and the multi-bus to be accessed by the designated sub-bus controller is accessed. Transmit bus operation data (440, 450, 460). Next, a response to multi-bus operation data such as a lower board is received and the result is stored in the SRAM (480). If the process is repeated and completed (490), the operation of the multiverse controller is terminated (491).

아래의 표1은 멀티 버스 콘트롤러에 사용되는 멀티 버스 신호의 예를 나타낸다.
Table 1 below shows an example of the multibus signals used in the multibus controller.

표1. 멀티 버스 콘트롤러의 멀티 버스 신호 Table 1. Multi Bus Signals from a Multi Bus Controller

PIN NAMEPIN NAME 사용 BUSUse BUS 설 명Explanation CLK/CDCLK/SCLKCLK / CDCLK / SCLK Serial bus, CDBUS, I2CSerial bus, CDBUS, I2C 각 BUS의 clock 신호Clock signal of each bus #CS/CD_FS# CS / CD_FS Serial bus, CDBUSSerial bus, CDBUS Serial bus 사용시 chip select, CDBUS 사용시 frame sync 신호Chip select when using serial bus, frame sync signal when using CDBUS CD_D0/RW#/SDACD_D0 / RW # / SDA Serial bus, CDBUS, I2CSerial bus, CDBUS, I2C Serial bus 사용시 read/write, CDBUS 사용시 data #0, I2C bus 사용시 data line 신호Read / write when using serial bus, data # 0 when using CDBUS, data line signal when using I2C bus CD_D1/DATACD_D1 / DATA Serial bus, CDBUSSerial bus, CDBUS Serial bus 사용시 data, CDBUS 사용시 data #1 신호Data when using serial bus, data # 1 signal when using CDBUS CD_D2/DINCD_D2 / DIN CDBUS, UARTCDBUS, UART CDBUS 사용시 data #2, UART 사용시 data input 신호Data # 2 when using CDBUS, data input signal when using UART CD_D3/DOUTCD_D3 / DOUT CDBUS, UARTCDBUS, UART CDBUS 사용시 data #2, UART 사용시 data output 신호Data # 2 when using CDBUS, data output signal when using UART BUF_DIRBUF_DIR Single ended신호를 differential 신호로 변경하기 위 한 buffer의 direction 신호Direction signal of buffer for changing single ended signal to differential signal

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.

이상에서 상세히 설명한 바와 같이 본 발명에 따르면 CPU에 연결되는 여러 저속 bus들을 고속의 parallel bus 하나로 통합함으로써 각각의 bus 동작을 위한 latency time이 줄어 전체 bus 및 CPU 효율을 향상시키고, 멀티버스를 사용하여 여러 버스 라인이 필요하지 않게 함으로써 프로세서 보드의 회로 패턴이 복잡해지는 것을 방지하며, CPU의 부하가 줄며, DPRAM과 CPU 사이의 인터페이스를 줄여 프로세서 보드의 공간 활용도가 개선된다.
As described in detail above, according to the present invention, by integrating multiple low-speed buses connected to a CPU into a high-speed parallel bus, latency time for each bus operation is reduced, thereby improving overall bus and CPU efficiency, and using multiple buses. Eliminating the need for bus lines avoids the complexity of the processor board's circuit patterns, reduces the CPU load, and reduces the interface between the DPRAM and the CPU, thus improving the processor board's space utilization.

Claims (6)

프로세서 보드에 있어서,In the processor board, 하위 디바이스 및 하위 보드에 대한 제어 신호를 발생하는 중앙처리장치; A central processing unit generating control signals for the lower device and the lower board; 상기 중앙처리장치와 메모리에 각각 연결되며, 상기 중앙처리장치의 제어에 의해 상기 메모리에 저장된 멀티 버스 작동 데이터에 따라 상기 하위 디바이스 및 하위 보드에 연결되는 통로인 멀티 버스를 제어하는 멀티 버스 콘트롤러; 및 A multi-bus controller connected to the CPU and the memory, respectively, and controlling a multi-bus which is a passage connected to the lower device and the lower board according to the multi-bus operation data stored in the memory; And 상기 멀티 버스 콘트롤러에 연결되고 상기 멀티 버스 작동 데이터를 저장하는 상기 메모리를 포함하는 프로세서 보드. And a memory coupled to the multi-bus controller and storing the multi-bus operation data. 제1항에 있어서,The method of claim 1, 상기 멀티 버스 콘트롤러는,The multi-bus controller, 상기 중앙처리장치와 상기 메모리에 접속하는 통로인 인터페이스;An interface that is a passage connecting the central processing unit and the memory; 상기 인터페이스를 통하여 상기 중앙처리장치의 제어에 의해 상기 멀티 버스를 인에이블하는 인터널 레지스터;An internal register for enabling the multi-bus under the control of the CPU through the interface; 상기 인터널 레지스터에서 상기 멀티 버스를 인에이블 하면, 상기 메모리의 상기 멀티 버스 작동 데이터를 읽어 하위 디바이스 콘트롤러로 전송하는 콘트롤 로직블록; 및A control logic block that reads the multi-bus operation data of the memory and transmits the multi-bus operation data to a lower device controller when the multi-bus is enabled in the internal register; And 상기 콘트롤 로직블록에 의해 제어되어 상기 멀티 버스 작동 데이터를 상기 하위 보드로 전송하는 멀티플렉서를 포함하는 것을 특징으로 하는 프로세서 보드.And a multiplexer controlled by the control logic block to transmit the multi-bus operation data to the lower board. 제2항에 있어서,The method of claim 2, 상기 하위 디바이스 콘트롤러는 UART(Universal Asynchronous Receiver/Transmitter) 콘트롤러 또는 I2C(Inter IC) 콘트롤러를 포함하는 것을 특징으로 하는 프로세서 보드.The sub-device controller is a processor board comprising: a UART (Universal Async h ronous Receiver / Transmitter) controller or I2C (Inter IC) controller. 제1항에 있어서,The method of claim 1, 상기 메모리는 SRAM임을 특징으로 하는 프로세서 보드.And the memory is an SRAM. 프로세서 보드의 버스 동작방법에 있어서,In the bus operation method of the processor board, 중앙처리장치가 메모리에 멀티 버스 작동 데이터를 저장하는 과정;Storing, by the central processing unit, the multi-bus operation data in the memory; 상기 중앙처리장치가 멀티 버스 콘트롤러를 제어하여 멀티 버스를 작동시키는 과정;Operating the multi-bus by the central processing unit by controlling the multi-bus controller; 상기 메모리에 저장된 상기 멀티 버스 작동 데이터를 하위 디바이스또는/및 하위 보드에 전송하는 과정; 및Transmitting the multi-bus operation data stored in the memory to a lower device and / or a lower board; And 상기 하위 디바이스 또는/및 하위 보드로부터의 상기 멀티 버스 작동 데이터 에 대한 응답 결과를 상기 메모리에 저장하는 과정을 포함하는 프로세서 보드의 멀티 버스 동작방법.And storing a result of a response to the multi-bus operation data from the lower device and / or lower board in the memory. 제5항에 있어서,The method of claim 5, 상기 메모리는 SRAM임을 특징으로 하는 프로세서 보드의 멀티 버스 동작 방법.And the memory is an SRAM.
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