KR20060060917A - 디커플링 커패시터를 구비한 안티퓨즈 회로 - Google Patents

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Abstract

선택된 안티퓨즈를 퓨징할 때, 선택되지 않은 안티퓨즈의 일 노드에 인접한 트랜지스터의 게이트 산화막에 손상이 생기는 것을 방지할 수 있는 안티퓨즈 회로에 대하여 개시한다. 본 발명의 일 실시예에 따른 안티퓨즈 회로부는 다수의 안티퓨즈 회로부, 고전압 발생기, 및 디커플링 커패시터를 포함한다. 다수의 안티퓨즈 회로부는 각각의 안티퓨즈를 포함하는 다수의 안티퓨즈 회로부로서, 안티퓨즈 회로부를 구성하는 트랜지스터의 게이트 산화막을 보호하기 위하여 각각의 안티퓨즈의 일 노드에 연결되어 있는 전계효과 트랜지스터를 포함한다. 그리고, 고전압 발생기는 각각의 안티퓨즈의 타 노드에 공통으로 연결되어 있다. 그리고, 디커플링 커패시터는 전계효과 트랜지스터와 병렬로 각각의 안티퓨즈의 일 노드에 연결되어 있기 때문에, 고전압 발생기를 공유하는 다른 안티퓨즈를 퓨징할 때, 이에 플로팅되어 있는 안티퓨즈의 일 노드의 전압 레벨을 낮출 수가 있다.
리던던시, 퓨즈, 안티퓨즈, 디커플링 커패시터

Description

디커플링 커패시터를 구비한 안티퓨즈 회로{Anti-fuse circuit comprising a decoupling capacitor}
도 1은 안티퓨즈 회로부를 포함하는 리페어 회로의 구성을 보여주는 블록 다이어그램이다.
도 2는 종래 기술에 따른 안티퓨즈 회로의 일 예를 보여주는 회로도이다.
도 3은 본 발명에 따른 안티퓨즈 회로의 일 예를 보여주는 회로도이다.
도 4는 도 3에 도시된 회로도에 상응하는 레이아웃의 일 예를 보여주는 도면이다.
본 발명은 반도체 소자의 리페어 회로에 관한 것으로, 보다 구체적으로는 반도체 소자의 안티퓨즈 회로에 관한 것이다.
반도체 소자, 특히 메모리 소자 제조시 수많은 단위 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고, 소자 전체를 불량품으로 폐기하는 것은 생산성 측면에서 비효율적이다. 따라서, 현재는 메모리 소자 내에 미리 제조해 둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 소자를 되살려 주는 방식으로 수율을 향상시키고 비용을 절감하고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 제조해둠으로서, 결함이 발생된 불량 메모리 셀이 존재하는 메모리 셀의 로우 또는 칼럼을 스페어 로우 또는 칼럼으로 대체하는 방식으로 진행된다.
통상적인 리페어 작업은 퓨즈를 이용하는 방식이다. 퓨즈를 이용하는 방식이란, 리페어를 위한 내부 회로에 퓨즈를 설치한 다음, 불량 셀이 존재하는 로우 또는 칼럼으로 연결되는 라인에 존재하는 퓨즈를 레이저 빔으로 태워서 끊어버림으로써, 불량 셀이 존재하는 로우 또는 칼럼을 스페어 로우 또는 칼럼으로 대체하는 방식을 말한다. 그러나, 퓨즈를 이용하여 반도체 소자를 리페어하는 이러한 방식은 웨이퍼 상태에서 리페어를 하기 때문에, 패키기까지 완료된 상태에서 불량 셀이 존재하는 것으로 판명된 경우에는 적용할 수 없는 한계가 존재한다. 따라서, 이러한 한계를 극복할 필요가 있는데, 퓨즈 방식의 한계를 극복하기 위한 것으로 개발된 것이 안티퓨즈 방식이다.
기본적인 안티퓨즈 소자는 퓨즈 소자와 반대되는 전기적 특성을 갖는다. 즉, 안티퓨즈 소자는 일반적으로 저항성 퓨즈 소자로써, 초기에 프로그램되지 않은 상태에서는 매우 높은 저항(100Mohm)을 가지기 때문에 전류가 흐르지 않지만, 프로그램 동작이 진행되면 매우 낮은 저항(<10Kohm)을 지니게 된다. 안티퓨즈 소자는 일반적으로 실리콘 산화물, 실리콘 질화물, 탄탈륨 산화물 또는 ONO와 같은 유전체가 두 개의 도전체 사이에 끼여 있는 복합체 등과 같은 구조로 되어 있다. 안티퓨즈의 프로그램 동작은 높은 전압을 이용하여 양 도전체 사이의 유전체를 파괴하여, 양 도전체를 단락시키는 것을 가리킨다.
안티퓨즈를 구비한 리페어 회로는 통상적으로 도 1에 도시되어 있는 것과 같은 구성을 가진다. 도 1을 참조하면, 안티퓨즈를 포함하는 리페어 회로는 프로그램모드 선택을 위해 입력되는 프로그램 모드 선택 신호(SELECT) 및 어드레스 신호(ADDRESS)를 입력받는 안티퓨즈 회로부(10)와, 안티퓨즈회로부(10)에 고전압을 인가하는 고전압발생기(30, PAD)와, 칩에 파워 인가 후 파워안정화를 감지하기 위한 파워업 신호(PRECH)를 출력하는 파워업신호 발생기(20)와, 안티퓨즈 회로부에서 출력되는 신호(RD)를 입력받는 리던던시 회로(40)로 구성된다.
도 2에는 종래 기술에 따라서 도 1에 도시된 리페어 회로를 구성하는 안티퓨즈 회로부의 일 예가 도시되어 있다. 비록, 도 2에는 고전압발생기(PAD)에 2개의 안티퓨즈 회로부(10)가 연결되어 있는 것으로 도시되어 있지만, 일반적ㅇ로 고전압발생기(PAD)에는 하나의 로우 또는 칼럼에 해당되는 안티퓨즈 회로부가 연결되어 있다.
그런데, 이러한 구성을 가지는 안티퓨즈 회로부는 하나의 안티퓨즈 회로를 퓨징(fusing)하려고 고전압발생기(PAD)에 고전압을 인가할 경우에, 상기 고전압발생기(PAD)에 공통으로 연결된 다른 안티퓨즈 회로부(10)를 구성하는 트랜지스터의 게이트 유전막에 손상을 끼칠 염려가 있다. 이하에서는, 도 2를 참조하여 이를 보 다 자세히 살펴보기로 한다.
예를 들어, 제1 안티퓨즈 회로부(11)의 제1 안티퓨즈(Fuse 1)만을 퓨징하는 경우라고 가정해보자. 이 경우, 고전압발생기(PAD)에서는 고전압(Vf)이 인가되어 이와 연결된 모든 안티퓨즈(Fuse1, Fuse2,..)의 일단에는 고전압이 인가된다. 그리고, 제1 프로그램모드 선택 신호(SELECT1)와 제1 어드레스 신호(ADDRESS1)에 의하여 제1 안티퓨즈 회로부(11)의 트랜지스터(TR 2)가 턴-온되도록 신호가 가해져서, 노드 A가 Vss 레벨로 된다. 그 결과, 제1 안티퓨즈(Fuse 1)의 양단에 높은 전압이 가해져서 제1 안티퓨즈(Fuse 1)이 퓨징된다. 여기서, 안티퓨즈의 타단에 연결되어 있는 트랜지스터(TR 3, TR 4)는 각각의 안티퓨즈 회로부(11, 12)를 구성하는 트랜지스터의 게이트 산화막이 손상되는 것을 방지하는 역할을 한다.
반면, 제2 안티퓨즈 회로부(12)의 제2 안티퓨즈(Fuse 2)의 일단에도 고전압이 인가되지만, 제2 안티퓨즈 회로부(12)의 트랜지스터(TR 4)는 턴-온되지 않지만, 노드 B는 플로팅상태로 존재하게 되어서 커플링 작용에 의하여 노드 B가 초기값(Vcc - Vth)에서 전압 레벨이 상승하게된다. 상승되는 전압 레벨의 크기는 노드 B의 커패시턴스(Cnode) , 제2 안티퓨즈(Fuse 2)의 커패시턴스(Cfuse) 및 고전압발생기(PAD)에 의해서 다음 수학식 1과 같이 결정된다.
Figure 112004056551819-PAT00001
이와 같이, 종래 기술에 의할 경우에는 노드 B의 전압이 상승하게 되면 커플링에 의하여 노드 B에 인접한 트랜지스터(TR 5)의 게이트 산화막에 높은 부하가 가해진다. 그 결과, 트랜지스터(TR 5)의 게이트 산화막이 파괴되거나 균열이 발생하는 등 손상이 초래될 염려가 있다.
본 발명이 이루고자 하는 기술적 과제는 하나의 안티퓨즈 회로를 퓨징하려고 고전압발생기에 고전압을 인가할 경우에, 상기 퓨징되는 안티퓨즈 회로와 고전압발생기를 공유하고 있는 다른 안티퓨즈 회로부의 안티퓨즈에 커플링되어 있는 트랜지스터의 게이트 산화막이 손상되는 것을 방지할 수 있는 안티퓨즈 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 안티퓨즈 회로는 퓨징되는 안티퓨즈 회로부와 고전압 발생기를 공유하고 있는 다른 안티퓨즈 회로부의 안티퓨즈에 인접한 트랜지스터의 게이트 산화막에 손상이 생기는 것을 방지할 수 있도록 고전압 발생기가 연결된 안티퓨즈의 반대쪽 노드에 디커플링 커패시터가 병렬로 추가적으로 연결되는 것을 특징으로 한다.
상기한 본 발명의 일 실시예에 따른 안티퓨즈 회로부는 다수의 안티퓨즈 회로부, 고전압 발생기, 및 디커플링 커패시터를 포함한다. 상기 다수의 안티퓨즈 회로부는 각각의 안티퓨즈를 포함하는 다수의 안티퓨즈 회로부로서, 상기 안티퓨즈 회로부를 구성하는 트랜지스터의 게이트 산화막을 보호하기 위하여 상기 각각의 안 티퓨즈의 일 노드에 연결되어 있는 전계효과 트랜지스터를 포함한다. 그리고, 상기 고전압 발생기는 상기 각각의 안티퓨즈의 타 노드 즉 반대쪽 노드에 공통으로 연결되어 있다. 그리고, 상기 디커플링 커패시터는 상기 전계효과 트랜지스터와 병렬로 상기 각각의 안티퓨즈의 반대쪽 노드에 연결되어 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 3에는 본 발명의 바람직한 일 실시예에 따른 도 1에 도시된 리페어 회로를 구성하는 안티퓨즈 회로부(11', 12')가 도시되어 있다. 비록 도 3에는 도 2에 도시된 안티퓨즈 회로부(11, 12)에 상응하는 회로가 도시되어 있지만, 전술한 그리고 후술되어 있는 본 발명의 기술적 사상은 도 2에 도시된 것과 다른 구성을 가지는 안티퓨즈 회로부에 대해서도 동일하게 적용이 가능하다.
도 3을 참조하면, 본 발명의 실시예에 따른 각각의 안티퓨즈 회로부(11', 12')는 종래와 마찬가지로 고전압 발생기(PAD)를 공유하고 있다. 즉, 안티퓨즈 회로부(11', 12')를 구성하는 각각의 안티퓨즈(Fuse 1, Fuse 2)의 일단은 공통의 고 전압 발생기(PAD)에 연결되어 있다. 그리고, 안티퓨즈(Fuse 1, Fuse 2)의 나머지 일단은 종래와 마찬가지로 트랜지스터(TR 3, TR 5)를 포함하는 안티퓨즈 회로부(11', 12')를 구성하는 나머지 구성 요소들과 종래와 동일한 방식으로 연결되어 있다. 따라서, 이러한 안티퓨즈 회로부(11', 12')의 구체적 구성 및 이것의 동작은 종래 기술에 따른 안티퓨즈 회루부(11, 12)의 구성 및 동작과 동일하므로 여기서 상세한 설명은 생략한다.
그러나, 본 발명에 따른 안티퓨즈 회로부(11', 12')는 종래와 달리 각각 디커플링 커패시터(D-Cap 1, D-Cap 2)를 더 구비하고 있다. 그리고, 디커플링 커패시터(D-Cap 1, D-Cap 2)는 각각 안티퓨즈(Fuse 1, Fuse 2)의 일 노드 즉, 고전압 발생기(PAD)가 연결된 노드의 반대쪽 노드(노드 B)에 병렬로 연결되어 있다. 즉, 디커플링 커패시터(D-Cap 1, D-Cap 2)의 일 노드는 안티퓨즈와 트랜지스터가 연결되는 노드(노드 B)에 병렬로 연결되어 있다. 그리고, 디커플링 커패시터(D-Cap 1, D-Cap 2)의 반대쪽 노드에는 Vpp 전위가 연결된다. 이것은 고전압 발생기(PAD)를 공유하는 다른 안티퓨즈 회로부(11')의 안티퓨즈(Fuse 1)를 퓨징하기 위하여 고전압 발생기(PAD)에서 고전압이 가해져서, 제2 안티퓨즈 회로부(12')의 안티퓨즈(Fuse 2)의 일 노드에도 고전압이 가해질 경우에, 상기 노드에 플로팅되어 끌려 올라가는 노드 B의 전위를 낮추어 주는 역할을 한다.
도 4에는 상기한 본 발명의 실시예에 따른 디커플링 커패시터(D-Cap 1, D-Cap 2)를 구비한 안티퓨즈 회로부(11', 12')에 대한 레이아웃이 도시되어 있다. 도 4에 도시되어 있는 구성 요소를 제외한 나머지 구성 요소의 레이아웃은 종래 기 술에 의한 레이아웃과 동일하므로, 여기서 상세한 설명은 생략한다.
도 4를 참조하면, 제1 안티퓨즈(Fuse 1)와 제2 안티퓨즈(Fuse 2)의 일 노드가 고전압 발생기(PAD)와 연결된 배선 라인(111)에 연결되어 있다. 배선 라인(111)은 금속 라인일 수 있다. 그리고, 제1 및 제2 안티퓨즈(Fuse 1 & 2)와 각각 인접하게 배열되어 있는 제1 및 제2 디커플링 커패시터(D-cap 1 & 2)의 일 노드는 각각 전극(121, 122)에 의하여 제1 및 제2 안티퓨즈(Fuse 1 & 2)의 타 노드와 연결되어 있다. 각각의 전극(121, 122)은 또한 배선 라인(112)을 통하여 안티퓨즈 회로부(11', 12')의 다른 구성 요소 예컨대 트랜지스터(TR 3, TR 5)와 연결된다. 그리고, 서로 인접한 제1 및 제2 디커플링 커패시터(D-cap 1 & 2)의 타 노드는 Vpp 전위와 연결되어 있는 배선 라인(112)과 연결되어 있다. 이와 같이, 안티퓨즈(Fuse 1 & 2)에 인접하게 배열되어 있는 디커플링 커패티서(D-cap 1 & 2)는 전극(121, 122)을 이용하여 안티퓨즈(Fuse 1 & 2)의 일 노드에 병렬로 연결할 수 있다. 도 4에서 미설명 참조 번호 131은 콘택을 나타낸다.
이와 같이, 본 발명에 의하면 안티퓨즈의 반대쪽 노드에 병렬로 디커플링 커패시터의 일 노드를 연결하고, 디커플링 커패시터의 반대쪽 노드에는 Vpp 레벨을 연결해줌으로써, 비록 고전압 발생기를 공유하는 선택된 안티퓨즈 회로부의 안티퓨즈를 퓨징하기 위하여 고전압을 발생시키더라도, 이에 플로팅되어 있는 선택되지 않은 안티퓨즈 회로부의 안티퓨즈의 반대쪽 노드가 커플링에 의하여 전위가 끌려올려 가는 문제점을 방지할 수 있다. 그러므로, 본 발명에 의하면 플로팅되어 있는 노드의 높은 전위 상승을 방지함을써, 이에 인접한 트랜지스터의 게이트 산화막에 파괴되거나 크랙이 생기는 등의 손상을 방지할 수가 있다.

Claims (2)

  1. 각각의 안티퓨즈를 포함하는 다수의 안티퓨즈 회로부로서, 상기 안티퓨즈 회로부를 구성하는 트랜지스터의 게이트 산화막을 보호하기 위하여 상기 각각의 안티퓨즈의 일 노드에 연결되어 있는 전계효과 트랜지스터를 포함하는 안티퓨즈 회로부;
    상기 각각의 안티퓨즈의 타 노드에 공통으로 연결되어 있는 고전압발생기; 및
    상기 전계효과 트랜지스터와 병렬로 상기 각각의 안티퓨즈의 일 노드에 연결되어 있는 디커플링 커패시터를 포함하는 것을 특징으로 하는 안티퓨즈 회로.
  2. 제1항에 있어서,
    상기 안티퓨즈와 연결된 상기 디커플링 커패시터의 반대편 노드에는 Vpp 전위가 가해져있는 것을 특징으로 하는 안티퓨즈 회로.
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