KR20060053558A - Method for forming gate in semiconductor device - Google Patents

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김태균
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Abstract

본 발명은 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다. 이 방법은, 셀 영역 및 주변 영역이 각각 정의되고, 상기 셀 영역 및 주변 영역에는 각각의 게이트 형성영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판 상에 제 1 산화막 및 제 1 다결정실리콘막을 차례로 형성하고 나서, 상기 막들을 선택적으로 식각하여 상기 셀 영역의 게이트 형성영역에 대응되는 기판 부분을 노출시키는 단계; 상기 기판의 노출된 게이트 형성영역을 식각하여 각각의 트렌치를 형성하는 단계; 그로부터 얻어지는 결과물 상에 제 2 산화막을 형성하는 단계; 상기 셀 영역 및 주변 영역 각각의 게이트 형성영역에 대응되는 제 2 산화막 부분 상에 게이트를 형성하는 단계; 상기 주변 영역의 게이트 측벽에 제 1 게이트 스페이서를 형성하는 단계; 및 상기 셀 영역의 게이트 측벽에 제 2 게이트 스페이서를 형성하는 단계;를 포함한다.The present invention relates to a method for forming a gate of a semiconductor device capable of improving the electrical characteristics of the device. The method comprises the steps of providing a silicon substrate having a cell region and a peripheral region defined therein, the cell region and a peripheral region having respective gate forming regions defined therein; Sequentially forming a first oxide film and a first polycrystalline silicon film on the substrate, and then selectively etching the films to expose a substrate portion corresponding to the gate forming region of the cell region; Etching each of the exposed gate forming regions of the substrate to form respective trenches; Forming a second oxide film on the resultant obtained therefrom; Forming a gate on a portion of the second oxide layer corresponding to the gate forming region of each of the cell region and the peripheral region; Forming a first gate spacer on a gate sidewall of the peripheral region; And forming a second gate spacer on a gate sidewall of the cell region.

Description

반도체 소자의 게이트 형성방법{Method for forming gate in semiconductor device}Method for forming gate in semiconductor device

도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the related art.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.2A to 2G are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

40: 실리콘 기판 41: 제 1 산화막40: silicon substrate 41: first oxide film

42: 제 1 다결정실리콘막 43: 트렌치42: first polysilicon film 43: trench

44: 제 2 산화막 45: 도핑된 제 2 다결정실리콘막44: second oxide film 45: doped second polysilicon film

46: 텅스텐막 47: 하드마스크막46: tungsten film 47: hard mask film

48: 게이트 49: 제 3 산화막48: gate 49: third oxide film

50: 제 1 질화막 51: 제 4 산화막50: first nitride film 51: fourth oxide film

52: 제 2 질화막 53: 제 5 산화막52: second nitride film 53: fifth oxide film

54: 제 1 게이트 스페이서 55: 제 3 질화막54: first gate spacer 55: third nitride film

56: 제 2 게이트 스페이서56: second gate spacer

본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device capable of improving the electrical characteristics of the device.

공지된 바와 같이, 게이트 스페이서는 LDD(lightly doped drain) 영역을 형성하기 위해 형성되며, 이러한 LDD 영역은 트랜지스터의 단채널 효과를 방지해준다. 그러나, 자기 정렬 콘택 공정이 적용되는 고집적 소자의 제조 공정에 있어서, 게이트 스페이서는, LDD 영역의 형성 수단으로서의 기능보다는 인접하는 게이트들 간의 전기적 차단 수단으로서의 기능에 더 큰 의미가 부여되고 있다.As is known, gate spacers are formed to form lightly doped drain (LDD) regions, which prevent the short channel effects of transistors. However, in the manufacturing process of the highly integrated device to which the self-aligned contact process is applied, the gate spacer is given a greater meaning to the function as the electrical blocking means between adjacent gates than the function as the forming means of the LDD region.

상기와 같은 게이트 스페이서를 형성하기 위해, 종래에는 게이트가 형성된 실리콘 기판 상에 스페이서용 물질막이 증착되고, 이를 블랭킷 식각한다. 이로써, 게이트의 측벽에 게이트 스페이서가 형성된다.In order to form the gate spacer as described above, a material layer for spacer is conventionally deposited on a silicon substrate on which the gate is formed, and the blanket is etched. As a result, a gate spacer is formed on the sidewall of the gate.

도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1E are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the related art.

도 1a에 도시한 바와 같이, 셀 영역 및 주변 영역이 정의된 실리콘 기판(10)을 제공한 다음, 실리콘 기판(10) 상에 제 1 산화막(11), 도핑된 다결정실리콘막(12), 텅스텐막(13) 및 하드마스크막(14)이 차례로 형성된다.As shown in FIG. 1A, after providing a silicon substrate 10 in which a cell region and a peripheral region are defined, a first oxide film 11, a doped polysilicon film 12, and tungsten on the silicon substrate 10 are provided. The film 13 and the hard mask film 14 are sequentially formed.

도 1b에 도시한 바와 같이, 하드마스크막(14), 텅스텐막(13) 및 다결정실리콘막(12)을 선택적으로 식각함으로써, 게이트(15)가 형성된다. 도면부호 11a는 게이트 산화막을 나타내고, 11b는 게이트(15)가 형성되지 않은 영역에 잔류된 제 1 산화막을 나타낸다. 다음으로, 게이트(15) 형성을 위한 식각 공정에 기인된 데미지를 회복시키기 위하여 게이트(15)가 형성된 실리콘 기판(10)에 실리콘만을 산화시키는 선택적 산화 공정을 실시한다. 선택적 산화 공정의 결과 실리콘 기판(10) 상부 및 게이트(15)의 다결정실리콘막(12)의 측벽에 제 2 산화막(16)이 형성된다. 그런 후에, 결과물 상에 제 1 질화막(17)이 형성된다. 제 1 질화막(17)은 텅스텐막(13)이 산화되는 것을 방지한다.As shown in FIG. 1B, the gate 15 is formed by selectively etching the hard mask film 14, the tungsten film 13, and the polysilicon film 12. Reference numeral 11a denotes a gate oxide film, and 11b denotes a first oxide film remaining in a region where the gate 15 is not formed. Next, in order to recover damage caused by the etching process for forming the gate 15, a selective oxidation process of oxidizing only silicon is performed on the silicon substrate 10 on which the gate 15 is formed. As a result of the selective oxidation process, a second oxide film 16 is formed on the silicon substrate 10 and on the sidewalls of the polysilicon film 12 of the gate 15. Thereafter, the first nitride film 17 is formed on the resultant. The first nitride film 17 prevents the tungsten film 13 from being oxidized.

도 1c에 도시한 바와 같이, 제 1 질화막(17) 상에 제 3 산화막(18), 제 2 질화막(19) 및 제 4 산화막(20)이 차례로 형성된다.As shown in FIG. 1C, a third oxide film 18, a second nitride film 19, and a fourth oxide film 20 are sequentially formed on the first nitride film 17.

도 1d에 도시한 바와 같이, 주변 영역의 제 4 산화막(20), 제 2 질화막(19), 제 3 산화막(18), 제 1 질화막(17), 제 2 산화막(16) 및 제 1 산화막(11b)을 식각함으로써, 주변 영역의 게이트(15) 측벽에 NONO(제 1 질화막(17)/제 3 산화막(18)/제 2 질화막(19)/제 4 산화막(20)) 구조를 갖는 제 1 게이트 스페이서(21)가 형성된다. 그런 후에, 주변 영역의 게이트(15) 및 제 1 게이트 스페이서(21)를 마스크로 이용하여 실리콘 기판(10)에 고농도 불순물 이온을 주입함으로써, 소스 및 드레인 영역(도시안됨)이 형성된다. 이어서, 셀 영역의 제 4 산화막(20)이 선택적으로 제거된다.As shown in FIG. 1D, the fourth oxide film 20, the second nitride film 19, the third oxide film 18, the first nitride film 17, the second oxide film 16, and the first oxide film ( 11b) is etched to form a first structure having a NONO (first nitride film 17 / third oxide film 18 / second nitride film 19 / fourth oxide film 20) structure on the sidewall of gate 15 in the peripheral region. The gate spacer 21 is formed. Thereafter, a high concentration of impurity ions are implanted into the silicon substrate 10 using the gate 15 and the first gate spacer 21 in the peripheral region as masks, thereby forming source and drain regions (not shown). Subsequently, the fourth oxide film 20 in the cell region is selectively removed.

도 1e에 도시한 바와 같이, 결과물 상에 제 3 질화막(22)이 형성된다. 그리고나서, 셀 영역의 제 3 질화막(22), 제 2 질화막(19), 제 3 산화막(18), 제 1 질화막(17), 제 2 산화막(16) 및 제 1 산화막(11b)을 식각함으로써, 셀 영역의 게이트(15) 측벽에 NON(제 1 질화막(17)/제 3 산화막(18)/제 2 및 제 3질화막(19,22)) 구조를 갖는 제 2 게이트 스페이서(23)가 형성된다.As shown in FIG. 1E, a third nitride film 22 is formed on the resultant. Then, by etching the third nitride film 22, the second nitride film 19, the third oxide film 18, the first nitride film 17, the second oxide film 16 and the first oxide film 11b in the cell region. The second gate spacer 23 having the NON (first nitride film 17 / third oxide film 18 / second and third nitride films 19 and 22) structures is formed on the sidewall of the gate 15 of the cell region. do.

그러나, 이러한 종래기술에 따른 반도체 소자의 게이트 형성방법에 있어서는, 제 1 및 제 2 게이트 스페이서(21,23)의 일부인 제 1 질화막(17) 및 제 2 산화막(16)의 계면에서, 차아지 트랩핑(charge trapping) 현상이 발생된다. 이때, 차아지 트랩핑 현상이 발생되는 부분과 채널 영역 간의 물리적 거리가 수십 Å밖에 되지 않기 때문에, 차아지 트랩핑 현상이 채널 영역에 전기적인 악영향을 미치게 된다. 이에 따라, HCD(hot carrier degradation) 및 GIDL(gate induced drain leakage)이 증가되고, BV(breakdown voltage)가 감소된다. 결국, 소자의 전기적 특성이 저하되는 문제가 있었다. 또한, 소자의 집적도가 증가됨에 따라, 유효 채널의 길이가 감소됨으로써, 문턱 전압 특성이 저하되는 문제가 있다.However, in the method of forming a gate of a semiconductor device according to the prior art, the charge is formed at the interface between the first nitride film 17 and the second oxide film 16 which are part of the first and second gate spacers 21 and 23. A charge trapping phenomenon occurs. At this time, since the physical distance between the portion where the charge trapping phenomenon occurs and the channel region is only several tens of micrometers, the charge trapping phenomenon has an electrical adverse effect on the channel region. Accordingly, hot carrier degradation (HCD) and gate induced drain leakage (GIDL) are increased, and breakdown voltage (BV) is reduced. As a result, there was a problem that the electrical characteristics of the device is lowered. In addition, as the degree of integration of the device is increased, the effective channel length is reduced, thereby reducing the threshold voltage characteristic.

따라서, 본 발명은 선행기술에 따른 반도체 소자의 게이트 형성방법에 내재되었던 상기한 바와 같은 문제점들을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 차아지 트랩핑 현상이 채널 영역에 전기적인 악영향을 미치는 것을 최소화함으로써, HCD 및 GIDL의 증가를 방지함과 동시에, BV의 감소를 방지하고, 이에 따라, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 있고, 본 발명의 다른 목적은, 유효 채널의 길이 증가시킴으로써, 문턱 전압 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 있다.Accordingly, the present invention was created to solve the above problems inherent in the method for forming a gate of a semiconductor device according to the prior art, and an object of the present invention is that the charge trapping phenomenon has an adverse effect on the channel region. By minimizing the effect, to prevent the increase of HCD and GIDL, and at the same time to prevent the reduction of BV, thereby providing a method for forming a gate of a semiconductor device that can improve the electrical characteristics of the device, and the other An object of the present invention is to provide a gate forming method of a semiconductor device capable of improving threshold voltage characteristics by increasing the effective channel length.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 게이트 형성방법이 제공되고: 이 방법은, 셀 영역 및 주변 영역이 각각 정의되고, 상기 셀 영역 및 주변 영역에는 각각의 게이트 형성영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판 상에 제 1 산화막 및 제 1 다결정실리콘막을 차례로 형성하고 나서, 상기 막들을 선택적으로 식각하여 상기 셀 영역의 게이트 형성영역에 대응되는 기판 부분을 노출시키는 단계; 상기 기판의 노출된 게이트 형성영역을 식각하여 각각의 트렌치를 형성하는 단계; 그로부터 얻어지는 결과물 상에 제 2 산화막을 형성하는 단계; 상기 셀 영역 및 주변 영역 각각의 게이트 형성영역에 대응되는 제 2 산화막 부분 상에 게이트를 형성하는 단계; 상기 주변 영역의 게이트 측벽에 제 1 게이트 스페이서를 형성하는 단계; 및 상기 셀 영역의 게이트 측벽에 제 2 게이트 스페이서를 형성하는 단계;를 포함한다.In order to achieve the above object, according to one aspect of the present invention, there is provided a method of forming a gate of a semiconductor device: in which the cell region and the peripheral region are defined, respectively, the cell region and the peripheral region each gate forming region Providing the defined silicon substrate; Sequentially forming a first oxide film and a first polycrystalline silicon film on the substrate, and then selectively etching the films to expose a substrate portion corresponding to the gate forming region of the cell region; Etching each of the exposed gate forming regions of the substrate to form respective trenches; Forming a second oxide film on the resultant obtained therefrom; Forming a gate on a portion of the second oxide layer corresponding to the gate forming region of each of the cell region and the peripheral region; Forming a first gate spacer on a gate sidewall of the peripheral region; And forming a second gate spacer on a gate sidewall of the cell region.

본 발명의 다른 일면에 따라, 상기 제 1 다결정실리콘막은 상기 제 1 산화막을 식각하는 과정에서 제거된다.According to another aspect of the invention, the first polysilicon film is removed in the process of etching the first oxide film.

본 발명의 다른 일면에 따라, 상기 제 1 산화막은 100~200 Å의 두께로 형성된다.According to another aspect of the invention, the first oxide film is formed to a thickness of 100 ~ 200 Å.

본 발명의 다른 일면에 따라, 상기 제 1 다결정실리콘막은 500~1,500 Å의 두께로 형성된다.According to another aspect of the invention, the first polysilicon film is formed to a thickness of 500 ~ 1,500 kPa.

본 발명의 다른 일면에 따라, 상기 트렌치는 1,000~2,000 Å의 깊이를 갖는다.According to another aspect of the invention, the trench has a depth of 1,000 ~ 2,000 mm 3.

본 발명의 다른 일면에 따라, 상기 방법이, 상기 트렌치를 형성하는 단계 후, 세정 공정을 수행하는 단계;를 추가로 구비한다. According to another aspect of the invention, the method further comprises, after the step of forming the trench, performing a cleaning process.                     

본 발명의 다른 일면에 따라, 상기 세정 공정은 상기 제 1 산화막이 50~100 Å의 두께로 잔류될 때까지 수행된다.According to another aspect of the invention, the cleaning process is performed until the first oxide film is left to a thickness of 50 ~ 100Å.

본 발명의 다른 일면에 따라, 상기 제 2 산화막은 30~50 Å의 두께로 형성된다.According to another aspect of the invention, the second oxide film is formed to a thickness of 30 ~ 50 kPa.

본 발명의 다른 일면에 따라, 상기 게이트는 도핑된 제 2 다결정실리콘막/텅스텐막/하드마스크막의 3중 적층구조로 형성된다.According to another aspect of the invention, the gate is formed of a triple stacked structure of the doped second polysilicon film / tungsten film / hard mask film.

본 발명의 다른 일면에 따라, 상기 도핑된 제 2 다결정실리콘막은 400~700 Å의 두께로 형성된다.According to another aspect of the invention, the doped second polysilicon film is formed to a thickness of 400 ~ 700 Å.

본 발명의 다른 일면에 따라, 상기 텅스텐막은 1,000~1,500 Å의 두께로 형성된다.According to another aspect of the invention, the tungsten film is formed to a thickness of 1,000 ~ 1,500 kPa.

본 발명의 다른 일면에 따라, 상기 하드마스크막은 2,000~2,500 Å의 두께로 형성된다.According to another aspect of the invention, the hard mask film is formed to a thickness of 2,000 ~ 2,500 kPa.

본 발명의 다른 일면에 따라, 상기 제 1 게이트 스페이서는 70~100 Å두께의 질화막/80~120 Å두께의 산화막/90~150 Å두께의 질화막/산화막의 4중 적층구조로 형성된다.According to another aspect of the present invention, the first gate spacer is formed of a quadruple stacked structure of a nitride film having a thickness of 70 to 100 GPa / an oxide film having a thickness of 80 to 120 GPa / a nitride film / oxide having a thickness of 90 to 150 GPa.

본 발명의 또 다른 일면에 따라, 상기 제 2 게이트 스페이서는 70~100 Å두께의 질화막/80~120 Å두께의 산화막/90~150 Å두께의 질화막/100~300 Å두께의 질화막의 4중 적층구조로 형성된다.According to another aspect of the invention, the second gate spacer is a four-layer stack of a nitride film of 70 ~ 100 / thickness / oxide film of 80 ~ 120 Å thickness / nitride film of 100 ~ 300 Å thickness / nitride film of 100 ~ 300 Å thickness It is formed into a structure.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한 다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2G are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 셀 영역 및 주변 영역이 각각 정의되고, 상기 셀 영역 및 주변 영역에는 각각의 게이트 형성영역이 정의된 실리콘 기판(40)을 제공한 다음, 실리콘 기판(40) 상에 제 1 산화막(41) 및 제 1 다결정실리콘막(42)이 차례로 형성된다. 제 1 산화막(41)은 100~200 Å의 두께로 형성되고, 제 1 다결정실리콘막(42)은 500~1,500 Å의 두께로 형성된다.As shown in FIG. 2A, a cell substrate and a peripheral region are defined, and the cell region and the peripheral region are provided with a silicon substrate 40 having respective gate forming regions defined thereon, and then on the silicon substrate 40. The first oxide film 41 and the first polycrystalline silicon film 42 are formed in this order. The first oxide film 41 is formed to a thickness of 100 to 200 GPa, and the first polysilicon film 42 is formed to a thickness of 500 to 1,500 GPa.

도 2b에 도시한 바와 같이, 제 1 다결정실리콘막(42)을 선택적으로 식각함으로써, 셀 영역의 게이트 형성영역에 대응되는 제 1 산화막(41) 부분을 노출시킨다. 그리고, 식각후 잔류된 제 1 다결정실리콘막(42)을 식각 마스크로 이용하여 제 1 산화막(41) 및 실리콘 기판(40)을 소정 두께만큼 식각함으로써, 각각의 트렌치(43)가 형성된다. 트렌치(43)는 1,000~2,000 Å의 깊이를 갖는다. 이때, 식각 마스크로 이용되는 제 1 다결정실리콘막(42)은 제 1 산화막(41)이 식각되는 과정에서 모두 식각됨으로써, 제거된다.As shown in FIG. 2B, by selectively etching the first polysilicon film 42, a portion of the first oxide film 41 corresponding to the gate formation region of the cell region is exposed. Each trench 43 is formed by etching the first oxide film 41 and the silicon substrate 40 by a predetermined thickness using the first polycrystalline silicon film 42 remaining after etching as an etching mask. The trench 43 has a depth of 1,000 to 2,000 mm 3. In this case, the first polysilicon layer 42 used as an etching mask is removed by etching all of the first oxide layer 41 during the etching process.

도 2c에 도시한 바와 같이, 결과물에 대한 세정 공정(도시안됨)이 수행된다. 세정 공정은 제 1 산화막(41)이 50~100 Å의 두께로 잔류될 때까지 수행된다. 그로부터 얻어지는 결과물 상에 제 2 산화막(44), 도핑된 제 2 다결정실리콘막(45), 텅스텐막(46) 및 하드마스크막(47)이 차례로 형성된다. 제 2 산화막(44)은 30~50 Å의 두께로 형성되고, 도핑된 제 2 다결정실리콘막(45)은 400~700 Å의 두께로 형 성되고, 텅스텐막(46)은 1,000~1,500 Å의 두께로 형성되며, 하드마스크막(47)은 2,000~2,500 Å의 두께로 형성된다.As shown in FIG. 2C, a cleaning process (not shown) for the result is performed. The cleaning process is performed until the first oxide film 41 remains at a thickness of 50 to 100 GPa. On the resulting product, a second oxide film 44, a doped second polysilicon film 45, a tungsten film 46, and a hard mask film 47 are sequentially formed. The second oxide film 44 is formed to a thickness of 30 to 50 GPa, the doped second polysilicon film 45 is formed to a thickness of 400 to 700 GPa, the tungsten film 46 is 1,000 to 1,500 GPa It is formed to a thickness, the hard mask film 47 is formed to a thickness of 2,000 ~ 2,500 Å.

도 2d에 도시한 바와 같이, 하드마스크막(47), 텅스텐막(46) 및 도핑된 제 2 다결정실리콘막(45)을 선택적으로 식각함으로써, 상기 셀 영역 및 주변 영역 각각의 게이트 형성영역에 대응되는 제 2 산화막 부분 상에 게이트(48)가 형성된다. 이때, 셀 영역의 게이트(48)가 트렌치(43) 상에 형성됨으로써, 유효 채널의 길이가 증가되는 효과를 얻을 수 있게 된다. 이어서, 게이트(48) 형성을 위한 식각 공정에 기인된 데미지를 회복시키기 위하여 게이트(48)가 형성된 실리콘 기판(40)에 실리콘만을 산화시키는 선택적 산화 공정을 실시한다. 선택적 산화 공정의 결과, 실리콘 기판(40)의 상부 및 게이트(48)의 도핑된 제 2 다결정실리콘막(45)의 측벽에 제 3 산화막(49)이 형성된다. 제 3 산화막(49)은 20~50 Å의 두께로 형성된다. 이에 따라, 제 1, 제 2 및 제 3 산화막(41,44,49)을 모두 합한 두께가 100~150 Å이 된다.As shown in FIG. 2D, the hard mask film 47, the tungsten film 46, and the doped second polysilicon film 45 are selectively etched to correspond to the gate forming regions of the cell region and the peripheral region, respectively. A gate 48 is formed on the portion of the second oxide film to be formed. At this time, since the gate 48 of the cell region is formed on the trench 43, the effect of increasing the length of the effective channel can be obtained. Subsequently, a selective oxidation process is performed to oxidize only silicon to the silicon substrate 40 on which the gate 48 is formed in order to recover damage caused by the etching process for forming the gate 48. As a result of the selective oxidation process, a third oxide film 49 is formed on the silicon substrate 40 and on the sidewalls of the doped second polysilicon film 45 of the gate 48. The third oxide film 49 is formed to a thickness of 20 to 50 GPa. As a result, the total thickness of all of the first, second, and third oxide films 41, 44, and 49 is 100 to 150 GPa.

그런 후에, 결과물 상에 제 1 질화막(50)이 형성된다. 제 1 질화막(50)은 70~100 Å의 두께로 형성되며, 텅스텐막(46)이 산화되는 것을 방지한다. 이때, 상기 제 3 산화막(49)과 제 1 질화막(50)의 계면에서 차아지 트랩핑 현상이 발생되는데, 이러한 차아지 트랩핑 현상이 발생되는 부분과 기판(40) 간의 물리적 거리가 제 1, 제 2 및 제 3 산화막(41,44,49)을 모두 합한 두께인 100~150 Å 정도된다. 이는, 종래기술에 있어서의 차아지 트랩핑 현상이 발생되는 부분과 기판 간의 물리적 거리가 수십 Å 정도인 것에 비해 훨씬 증가된 것이므로, 차아지 트랩핑 현상이 채널 영역에 전기적인 악영향을 미치는 것을 최소화할 수 있게 된다.Thereafter, the first nitride film 50 is formed on the resultant. The first nitride film 50 is formed to a thickness of 70 to 100 kPa, and prevents the tungsten film 46 from being oxidized. At this time, a charge trapping phenomenon occurs at an interface between the third oxide film 49 and the first nitride film 50. The physical distance between the portion where the charge trapping phenomenon occurs and the substrate 40 is determined by the first, The total thickness of the second and third oxide films 41, 44, and 49 is about 100 to 150 GPa. This is because the physical distance between the portion where the charge trapping phenomenon occurs in the prior art and the substrate is much larger than that of several tens of micrometers, so that the charge trapping phenomenon has no negative effect on the channel region. It becomes possible.

도 2e에 도시한 바와 같이, 제 1 질화막(50) 상에 제 4 산화막(51), 제 2 질화막(52) 및 제 5 산화막(53)이 차례로 형성된다. 제 4 산화막(51)은 80~120 Å의 두께로 형성되고, 제 2 질화막(52)은 90~150 Å의 두께로 형성된다.As shown in FIG. 2E, a fourth oxide film 51, a second nitride film 52, and a fifth oxide film 53 are sequentially formed on the first nitride film 50. The fourth oxide film 51 is formed to a thickness of 80 to 120 GPa, and the second nitride film 52 is formed to a thickness of 90 to 150 GPa.

도 2f에 도시한 바와 같이, 주변 영역의 제 5 산화막(53), 제 2 질화막(52), 제 4 산화막(51), 제 1 질화막(50), 제 3 산화막(49), 제 2 산화막(44) 및 제 1 산화막(41)을 식각함으로써, 주변 영역의 게이트(48) 측벽에 NONO(제 1 질화막(50)/제 4 산화막(51)/제 2 질화막(52)/제 5 산화막(53)) 구조를 갖는 제 1 게이트 스페이서(54)가 형성된다. 그런 후에, 주변 영역의 게이트(48) 및 제 1 게이트 스페이서(54)를 마스크로 이용하여 상기 실리콘 기판(40)에 고농도 불순물 이온을 주입함으로써, 소스 및 드레인 영역(도시안됨)이 형성된다. 이어서, 셀 영역의 제 5 산화막(53)을 선택적으로 제거한다.As shown in FIG. 2F, the fifth oxide film 53, the second nitride film 52, the fourth oxide film 51, the first nitride film 50, the third oxide film 49, and the second oxide film ( 44 and the first oxide film 41 are etched to form NONO (first nitride film 50 / fourth oxide film 51 / second nitride film 52 / fifth oxide film 53 on the sidewall of gate 48 in the peripheral region. A first gate spacer 54 having a structure) is formed. Thereafter, a high concentration of impurity ions are implanted into the silicon substrate 40 using the gate 48 and the first gate spacer 54 of the peripheral region as a mask, thereby forming source and drain regions (not shown). Subsequently, the fifth oxide film 53 in the cell region is selectively removed.

도 2g에 도시한 바와 같이, 결과물 상에 100~300 Å의 두께를 갖는 제 3 질화막(55)이 형성된다. 그리고나서, 셀 영역의 제 3 질화막(55), 제 2 질화막(52), 제 4 산화막(51), 제 1 질화막(50), 제 3 산화막(49), 제 2 산화막(44) 및 제 1 산화막(41)을 식각함으로써, 셀 영역의 게이트(48) 측벽에 NON(제 1 질화막(50)/제 4 산화막(51)/제 2 및 제 3질화막(52,55)) 구조를 갖는 제 2 게이트 스페이서(56)가 형성된다.As shown in Fig. 2G, a third nitride film 55 having a thickness of 100 to 300 mm 3 is formed on the resultant. Then, the third nitride film 55, the second nitride film 52, the fourth oxide film 51, the first nitride film 50, the third oxide film 49, the second oxide film 44, and the first oxide film in the cell region. By etching the oxide film 41, a second having a NON (first nitride film 50 / fourth oxide film 51 / second and third nitride films 52 and 55) structures on the sidewall of the gate 48 of the cell region. Gate spacers 56 are formed.

본 발명의 상기한 바와 같은 구성에 따라, 제 1 및 제 2 게이트 스페이서 하 부에 있는 산화막의 두께(제 1, 제 2 및 제 3 산화막의 두께에 해당됨)를 증가시킴으로써, 차아지 트랩핑 현상이 발생되는 부분과 채널 영역 간의 물리적 거리를 증가시킬 수 있다. 따라서, 차아지 트랩핑 현상이 채널 영역에 전기적인 악영향을 미치는 것을 최소화하여 HCD 및 GIDL의 증가를 방지함과 동시에, BV의 감소를 방지하여 소자의 전기적 특성을 향상시킬 수 있다. 또한, 실리콘 기판의 게이트 형성영역에 트렌치를 형성한 다음, 트렌치 상에 게이트를 형성한 것으로 인해, 유효 채널의 길이가 증가되므로, 문턱 전압 특성을 향상시킬 수 있다.According to the configuration as described above of the present invention, by increasing the thickness of the oxide film (corresponding to the thickness of the first, second and third oxide film) under the first and second gate spacers, the charge trapping phenomenon is It is possible to increase the physical distance between the generated portion and the channel region. Accordingly, the charging of the charge trapping phenomenon may be minimized to adversely affect the channel region, thereby preventing the increase of the HCD and the GIDL, and the reduction of the BV, thereby improving the electrical characteristics of the device. In addition, since the trench is formed in the gate formation region of the silicon substrate and then the gate is formed on the trench, the effective channel length is increased, thereby improving the threshold voltage characteristic.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with respect to certain preferred embodiments thereof, the invention is not so limited and it is intended that the invention be limited without departing from the spirit or field of the invention as set forth in the following claims It will be readily apparent to one of ordinary skill in the art that various modifications and variations can be made.

Claims (14)

반도체 소자의 게이트 형성방법에 있어서,In the gate forming method of a semiconductor device, 셀 영역 및 주변 영역이 각각 정의되고, 상기 셀 영역 및 주변 영역에는 각각의 게이트 형성영역이 정의된 실리콘 기판을 제공하는 단계;Providing a silicon substrate in which a cell region and a peripheral region are defined respectively, and each gate forming region is defined in the cell region and the peripheral region; 상기 기판 상에 제 1 산화막 및 제 1 다결정실리콘막을 차례로 형성하고 나서, 상기 막들을 선택적으로 식각하여 상기 셀 영역의 게이트 형성영역에 대응되는 기판 부분을 노출시키는 단계; Sequentially forming a first oxide film and a first polycrystalline silicon film on the substrate, and then selectively etching the films to expose a substrate portion corresponding to the gate forming region of the cell region; 상기 기판의 노출된 게이트 형성영역을 식각하여 각각의 트렌치를 형성하는 단계;Etching each of the exposed gate forming regions of the substrate to form respective trenches; 그로부터 얻어지는 결과물 상에 제 2 산화막을 형성하는 단계;Forming a second oxide film on the resultant obtained therefrom; 상기 셀 영역 및 주변 영역 각각의 게이트 형성영역에 대응되는 제 2 산화막 부분 상에 게이트를 형성하는 단계;Forming a gate on a portion of the second oxide layer corresponding to the gate forming region of each of the cell region and the peripheral region; 상기 주변 영역의 게이트 측벽에 제 1 게이트 스페이서를 형성하는 단계; 및Forming a first gate spacer on a gate sidewall of the peripheral region; And 상기 셀 영역의 게이트 측벽에 제 2 게이트 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And forming a second gate spacer on the gate sidewall of the cell region. 제 1 항에 있어서,The method of claim 1, 상기 제 1 다결정실리콘막은 상기 제 1 산화막을 식각하는 과정에서 제거되는 것을 특징으로 하는 방법.And the first polycrystalline silicon film is removed in the process of etching the first oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제 1 산화막은 100~200 Å의 두께로 형성되는 것을 특징으로 하는 방법.And the first oxide film is formed to a thickness of 100 to 200 kPa. 제 1 항에 있어서,The method of claim 1, 상기 제 1 다결정실리콘막은 500~1,500 Å의 두께로 형성되는 것을 특징으로 하는 방법.Wherein the first polysilicon film is formed to a thickness of 500 to 1,500 GPa. 제 1 항에 있어서,The method of claim 1, 상기 트렌치는 1,000~2,000 Å의 깊이를 갖는 것을 특징으로 하는 방법.The trench has a depth of 1,000-2,000 mm 3. 제 1 항에 있어서,The method of claim 1, 상기 방법이, 상기 트렌치를 형성하는 단계 후, 세정 공정을 수행하는 단계;를 추가로 구비하는 것을 특징으로 하는 방법.The method further comprising, after forming the trench, performing a cleaning process. 제 6 항에 있어서,The method of claim 6, 상기 세정 공정은 상기 제 1 산화막이 50~100 Å의 두께로 잔류될 때까지 수행되는 것을 특징으로 하는 방법.Wherein said cleaning process is performed until said first oxide film remains at a thickness of 50 to 100 GPa. 제 1 항에 있어서,The method of claim 1, 상기 제 2 산화막은 30~50 Å의 두께로 형성되는 것을 특징으로 하는 방법.And the second oxide film is formed to a thickness of 30 to 50 kPa. 제 1 항에 있어서,The method of claim 1, 상기 게이트는 도핑된 제 2 다결정실리콘막/텅스텐막/하드마스크막의 3중 적층구조로 형성되는 것을 특징으로 하는 방법.And the gate is formed of a triple stacked structure of a doped second polysilicon film / tungsten film / hard mask film. 제 9 항에 있어서,The method of claim 9, 상기 도핑된 제 2 다결정실리콘막은 400~700 Å의 두께로 형성되는 것을 특징으로 하는 방법.Wherein said doped second polysilicon film is formed to a thickness of 400-700 kPa. 제 9 항에 있어서,The method of claim 9, 상기 텅스텐막은 1,000~1,500 Å의 두께로 형성되는 것을 특징으로 하는 방법.The tungsten film is formed to a thickness of 1,000 ~ 1,500 kPa. 제 9 항에 있어서,The method of claim 9, 상기 하드마스크막은 2,000~2,500 Å의 두께로 형성되는 것을 특징으로 하는 방법.The hard mask film is characterized in that formed to a thickness of 2,000 ~ 2,500 kPa. 제 1 항에 있어서,The method of claim 1, 상기 제 1 게이트 스페이서는 70~100 Å두께의 질화막/80~120 Å두께의 산화막/90~150 Å두께의 질화막/산화막의 4중 적층구조로 형성되는 것을 특징으로 하는 방법.And the first gate spacer is formed in a quadruple stacked structure of a nitride film having a thickness of 70 to 100 GPa, an oxide film having a thickness of 80 to 120 GPa, and a nitride film / oxide having a thickness of 90 to 150 GPa. 제 1 항에 있어서,The method of claim 1, 상기 제 2 게이트 스페이서는 70~100 Å두께의 질화막/80~120 Å두께의 산화막/90~150 Å두께의 질화막/100~300 Å두께의 질화막의 4중 적층구조로 형성되는 것을 특징으로 하는 방법.The second gate spacer is formed in a quadruple stacked structure of a nitride film having a thickness of 70 to 100 // an oxide film having a thickness of 80 to 120 / / a nitride film having a thickness of 90 to 150 / / a nitride film having a thickness of 100 to 300 Å thick .
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