KR20060047816A - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
KR20060047816A
KR20060047816A KR1020050039741A KR20050039741A KR20060047816A KR 20060047816 A KR20060047816 A KR 20060047816A KR 1020050039741 A KR1020050039741 A KR 1020050039741A KR 20050039741 A KR20050039741 A KR 20050039741A KR 20060047816 A KR20060047816 A KR 20060047816A
Authority
KR
South Korea
Prior art keywords
chip
semiconductor package
support balls
adhesive
pads
Prior art date
Application number
KR1020050039741A
Other languages
Korean (ko)
Other versions
KR100709695B1 (en
Inventor
쿠오 양 선
치아 밍 양
헝 유안 루
웨이 친 트사이
이 청 린
Original Assignee
오리엔트 세미컨덕터 일렉트로닉스 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오리엔트 세미컨덕터 일렉트로닉스 리미티드 filed Critical 오리엔트 세미컨덕터 일렉트로닉스 리미티드
Publication of KR20060047816A publication Critical patent/KR20060047816A/en
Application granted granted Critical
Publication of KR100709695B1 publication Critical patent/KR100709695B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

반도체 패키지는 기판, 제1 칩, 비도전성 접착제, 제2 칩 및 복수의 지지 볼들을 포함한다. 제1 칩은 상부 표면과 상부 표면에 대향하는 하부 표면을 가지며, 하부 표면은 기판 상에 안착된다. 비도전성 접착제는 제1 칩의 상부 표면상에 배치된다. 제2 칩은 상부 표면과 상부 표면에 대향하는 하부 표면을 가지고, 하부 표면은 비도전성 접착제에 의해 제1 칩의 상부 표면상에 안착되며, 비도전성 접착제와 제2 칩 사이의 접착 면적은 제2 칩의 하부 표면 면적의 90% 이상이 된다. 지지 볼들은 비도전성 접착제 내에 배치되어 제2 칩을 지지한다.The semiconductor package includes a substrate, a first chip, a nonconductive adhesive, a second chip and a plurality of support balls. The first chip has a top surface and a bottom surface opposite the top surface, the bottom surface seated on the substrate. The nonconductive adhesive is disposed on the top surface of the first chip. The second chip has a top surface and a bottom surface opposite the top surface, wherein the bottom surface is seated on the top surface of the first chip by a non-conductive adhesive, and the adhesive area between the non-conductive adhesive and the second chip is the second surface. More than 90% of the bottom surface area of the chip. The support balls are disposed in the nonconductive adhesive to support the second chip.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

도 1 내지 도 3은 종래의 반도체 패키지의 제조 방법의 일예를 설명하기 위한 개략적인 단면도들이다.1 to 3 are schematic cross-sectional views for explaining an example of a method of manufacturing a conventional semiconductor package.

도 4 및 도 5는 종래의 반도체 패키지의 제조 방법의 다른 예를 설명하기 위한 개략적인 단면도들이다.4 and 5 are schematic cross-sectional views illustrating another example of a method of manufacturing a conventional semiconductor package.

도 6 내지 도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.6 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

100：반도체 패키지 110：기판100: Semiconductor package 110: Board

112：기판의 패드 120：제1 칩112: pad 120 of the substrate: first chip

122, 172：접착제 124：제1 칩의 패드122, 172: adhesive 124: pad of first chip

126：제1 본딩 와이어 128：제1 칩의 상부 표면126: first bonding wire 128: upper surface of the first chip

129：제1 칩의 하부 표면 130：비도전성 접착제129: Lower surface of the first chip 130: Non-conductive adhesive

132：지지 볼 132a：제1 지지 볼132: support ball 132a: first support ball

132b：제2 지지 볼 140：제2 칩132b: Second support ball 140: Second chip

144：제2 칩의 패드 146：제2 본딩 와이어144: pad of second chip 146: second bonding wire

148：제2 칩의 상부 표면 149：제2 칩의 하부 표면148: upper surface of the second chip 149: lower surface of the second chip

150：제3 칩 160：제4 칩150: third chip 160: fourth chip

170：제5 칩 180：수동 소자170: fifth chip 180: passive element

182：솔더 페이스트 190：밀봉제182: Solder paste 190: Sealing agent

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 2개의 적층형 칩들, 상기 적층형 칩들 사이에 배치된 비도전성 접착제 및 본딩 와이어들에 요구되는 공간을 정의하는 지지 볼들을 구비하며, 상기 비도전성 접착제와 상부 침 사이의 접착 면적이 상기 상부 칩의 하부 표면의 약 90% 이상이 됨에 따라 밀봉 공정 후의 스트레스의 집중을 감소시킬 수 있고, 칩의 균열을 방지할 수 있으며, 반도체 패키지의 수율을 향상시킬 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly to two stacked chips, non-conductive adhesive disposed between the stacked chips and support balls defining the space required for bonding wires, As the adhesive area between the upper needles is about 90% or more of the lower surface of the upper chip, it is possible to reduce the concentration of stress after the sealing process, to prevent cracking of the chip, and to improve the yield of the semiconductor package. Relates to a semiconductor package.

본 출원은 2004년 5월 18일자로 출원한 중화인민공화국 출원번호 제200410042414.7호의 우선권 주장 출원이다.This application is a priority claim application of People's Republic of China Application No. 200410042414.7, filed May 18, 2004.

소형화 및 높은 동작 속도에 대한 요구가 증대됨에 따라 다양한 전자 기기들에 있어서 다중 칩 모듈의 이용이 증가하고 있다. 상기 다중 칩 모듈은 단일 반도체 패키지 상에 하나 이상의 칩을 지지할 수 있는 모듈 또는 패키지이다. 예를 들면, 다중 칩 메모리 패키지는 공통적으로 공유하는 기판 상에 위치하는 몇 개의 메모리 칩들을 구비하며, 사이즈 측면에서 유리하고, 패키지의 저장 용량이 증가한다. 또한, 다중 칩 패키지는 높은 구동 속도를 가지며, IC 칩들과의 연결 길 이를 감소시킬 수 있으므로 신호 지연 및 액세스 시간을 줄일 수 있다. 더욱이, 다중 칩 패키지는 단일 반도체 패키지에 메모리 칩, 로직 칩, 마이크로프로세서 등과 같이 상이한 기능을 가진 칩들을 결합함으로써 통합적인 구동 기능을 가진다.As the demand for miniaturization and high operating speeds increases, the use of multi-chip modules in various electronic devices is increasing. The multi-chip module is a module or package capable of supporting one or more chips on a single semiconductor package. For example, a multi-chip memory package has several memory chips located on a commonly shared substrate, which is advantageous in size and increases the storage capacity of the package. In addition, multi-chip packages have high driving speeds and can reduce connection lengths with IC chips, thereby reducing signal delay and access time. Moreover, multi-chip packages have integrated driving functions by combining chips with different functions such as memory chips, logic chips, microprocessors, etc. in a single semiconductor package.

근래 들어, 후술하는 종래의 반도체 패키지와 같이 2개의 칩들이 단일 반도체 패키지에 적층되고 있다. 도 1 내지 도 3은 종래의 반도체 패키지의 제조 방법의 일예를 설명하기 위한 개략적인 단면도들이다.In recent years, two chips are stacked in a single semiconductor package as in the conventional semiconductor package described later. 1 to 3 are schematic cross-sectional views for explaining an example of a method of manufacturing a conventional semiconductor package.

종래의 일예에 따른 반도체 패키지(2)에 있어서, 종래의 반도체 패키지(2)는 기판(10), 하부 칩(20), 더미 칩(30) 및 상부 칩(40)을 포함한다. 도 1을 참조하면, 하부 칩(20)은 접착제(22)에 의해 기판(10) 상에 안착되며, 하부 칩(20)의 상부 표면(28)의 2개의 측면 에지부들 상에는 복수의 알루미늄 패드들(24)이 제공되어 복수의 제1 본딩 와이어들(26)을 통해 기판(10)의 복수의 패드들(12)에 전기적으로 연결된다. 도 2를 참조하면, 더미 칩(30)은 접착제(32)에 의해 하부 칩(20) 상에 안착되며, 5밀스(mils) 이상의 높이(H)와 같이 제1 본딩 와이어들(26)에 요구되는 공간을 정의한다. 도 3을 참조하면, 상부 칩(40)은 접착제(42)에 의해 더미 칩(30) 상에 안착되며, 상부 칩(40)의 상부 표면(48) 상에는 복수의 알루미늄 패드들(44)이 제공되어 복수의 제2 본딩 와이어들(46)을 통해 기판(10)의 패드들(12)에 전기적으로 연결된다. 따라서, 기판(10) 상에 2개의 칩들(20, 40)이 적층된다. 그러나, 종래의 반도체 패키지(2)에는 많은 제조비용과 긴 패키징 시간이 요구된다. 또한, 더미 칩과 접착제의 열팽창 계수의 차이가 존재하며, 이에 따라 밀봉 공정 후에 더미 칩과 접착제 사이의 계면의 스트레스가 증가함으로써, 칩 의 균열을 야기하고 반도체 패키지의 수율을 저하시킨다. 종래의 반도체 패키지(2)의 수율은 약 30% 내지 40% 정도가 된다.In the semiconductor package 2 according to the conventional example, the conventional semiconductor package 2 includes a substrate 10, a lower chip 20, a dummy chip 30, and an upper chip 40. Referring to FIG. 1, the lower chip 20 is seated on the substrate 10 by an adhesive 22, and a plurality of aluminum pads on the two side edge portions of the upper surface 28 of the lower chip 20. 24 is provided and electrically connected to the plurality of pads 12 of the substrate 10 through the plurality of first bonding wires 26. Referring to FIG. 2, the dummy chip 30 is seated on the lower chip 20 by the adhesive 32 and required for the first bonding wires 26 such as the height H of 5 mils or more. Define the space to be Referring to FIG. 3, the upper chip 40 is seated on the dummy chip 30 by an adhesive 42, and a plurality of aluminum pads 44 are provided on the upper surface 48 of the upper chip 40. And electrically connected to the pads 12 of the substrate 10 through the plurality of second bonding wires 46. Thus, two chips 20 and 40 are stacked on the substrate 10. However, the conventional semiconductor package 2 requires a large manufacturing cost and a long packaging time. In addition, there is a difference in the thermal expansion coefficient of the dummy chip and the adhesive, which increases the stress at the interface between the dummy chip and the adhesive after the sealing process, causing chip cracking and lowering the yield of the semiconductor package. The yield of the conventional semiconductor package 2 is about 30% to 40%.

도 4 및 도 5는 종래의 반도체 패키지의 제조 방법의 다른 예를 설명하기 위한 개략적인 단면도들이다.4 and 5 are schematic cross-sectional views illustrating another example of a method of manufacturing a conventional semiconductor package.

종래의 반도체 패키지(50)의 다른 예는 전술한 종래의 일예에 따른 반도체 패키지(2)와 실질적으로 유사하다. 종래의 다른 예에 따른 반도체 패키지(50)는 기판(60), 하부 칩(70) 및 상부 칩(90)을 포함한다. 도 4를 참조하면, 복수의 알루미늄 패드들(74)이 하부 칩(70)의 상부 표면(78)의 동일한 측면 에지부 상에 배치된다. 도 5를 참조하면, 하부 칩(70)은 접착제(72)에 의해 기판(60) 상에 안착되며, 하부 칩(70)의 알루미늄 패드들(74)은 복수의 제1 본딩 와이어들(76)을 통해 기판(60)의 복수의 패드들(62)에 전기적으로 연결된다. 그 후, 상부 칩(90)이 접착제(92)에 의해 하부 칩(70) 상에 안착되며, 계단 적층 방식으로 하부 칩(70) 상에 적층된다. 최종적으로, 상부 칩(90)의 상부 표면(98) 상에는 복수의 알루미늄 패드들(94)이 제공되어 복수의 제2 본딩 와이어들(96)을 통해 기판(60)의 패드들(62)에 전기적으로 연결됨으로써, 2개의 칩들(70, 90)이 기판(60) 상에 적층된다. 그러나, 상술한 칩들은 통상적인 칩들과는 달리 특별하게 설계되어야 한다. 이에 따라, 상기 칩들을 수득하기 어려우며 칩의 비용이 증가하게 된다. 또한, 패키지가 전술한 계단 적층 방식으로 2개 이상의 적층된 칩들을 포함할 경우에는 각 칩들의 사이즈가 감소되어야 하며 칩들의 비용이 증가하게 된다.Another example of the conventional semiconductor package 50 is substantially similar to the semiconductor package 2 according to the conventional example described above. The semiconductor package 50 according to another conventional example includes a substrate 60, a lower chip 70, and an upper chip 90. Referring to FIG. 4, a plurality of aluminum pads 74 are disposed on the same side edge portion of the upper surface 78 of the lower chip 70. Referring to FIG. 5, the lower chip 70 is seated on the substrate 60 by an adhesive 72, and the aluminum pads 74 of the lower chip 70 may include a plurality of first bonding wires 76. It is electrically connected to the plurality of pads 62 of the substrate 60 through. Thereafter, the upper chip 90 is seated on the lower chip 70 by the adhesive 92, and is stacked on the lower chip 70 in a stepped stacking manner. Finally, a plurality of aluminum pads 94 are provided on the upper surface 98 of the upper chip 90 to electrically connect the pads 62 of the substrate 60 via the plurality of second bonding wires 96. By connecting two chips 70, 90 are stacked on the substrate 60. However, the chips described above must be specially designed unlike the conventional chips. This makes it difficult to obtain the chips and increases the cost of the chips. In addition, when the package includes two or more stacked chips in the above-described step stacking method, the size of each chip must be reduced and the cost of the chips increases.

또한, 대만 공개 특허 제442,876호(발명의 명칭: 다중 칩 패키지)에는 반도 체 패키지의 적층형 구조가 개시되어 있다. 상기 반도체 패키지는 칩 캐리어, 복수의 도전성 범프들, 복수의 본딩 와이어들, 복수의 칩들(예를 들면, 하부 칩 및 상부 칩) 및 접착층을 포함한다. 상기 하부 칩은 상기 캐리어 상에 배치된다. 상기 도전성 범프들은 상기 하부 칩 상에 배치된다, 상기 상부 칩은 상기 접착층을 통해 상기 하부 칩 상에 배치되며, 각 도전성 범프는 상기 상부 칩을 지지하도록 실린더형 돌기를 가진다. 그러나, 상기 접착층은 도전성 접착층이 아니고 상기 실린더형 돌기가 도전성 물질로 구성됨으로써, 상기 적층형 구조는 상기 접착층이 상기 하부 칩으로부터 상기 상부 칩을 완정하게 절연시키지 못하는 결과를 초래한다. 또한, 상기 실린더형 돌기는 상기 상부 칩의 표면에 선상을 야기할 수 있다.In addition, Taiwan Laid-Open Patent No. 442,876 (named a multi-chip package) discloses a stacked structure of a semiconductor package. The semiconductor package includes a chip carrier, a plurality of conductive bumps, a plurality of bonding wires, a plurality of chips (eg, a lower chip and an upper chip) and an adhesive layer. The lower chip is disposed on the carrier. The conductive bumps are disposed on the lower chip, the upper chip is disposed on the lower chip through the adhesive layer, and each conductive bump has a cylindrical protrusion to support the upper chip. However, since the adhesive layer is not a conductive adhesive layer and the cylindrical protrusions are made of a conductive material, the laminated structure results in the adhesive layer not completely insulating the upper chip from the lower chip. In addition, the cylindrical protrusion may cause linearity on the surface of the upper chip.

또한, 대만 공개특허 제510,573호(발명의 명칭: 반도체 패키지의 적층형 다중 칩)에는 반도체 패키지의 적층형 구조가 개시되어 있다. 상기 반도체 패키지는 밀봉제, 복수의 칩들, 칩 캐리어, 복수의 금속 트레이스들 및 유리 섬유 에폭시 수지층을 포함한다. 상기 칩들은 상기 밀봉제 내에 밀봉되며, 각 칩은 상부 표면, 하부 표면 및 상기 상부 표면상에 형성된 복수의 본딩 패드들을 구비한다. 기판 또는 리드 프레임과 같은 상기 칩 캐리어는 상기 칩들을 실장하기 위하여 사용된다. 상기 금속 트레이스는 상기 칩의 본딩 패드들을 상기 칩 캐리어에 전기적으로 연결하도록 상기 밀봉제 내에 밀봉된다. 상기 유리 섬유 에폭시 수지층은 2개의 적층형 칩들을 실장하기 위하여 2개의 칩들 사이에 위치한다. 그러나, 상기 유리 섬유 에폭시 수지층은 연성 물질로 구성되며, 이에 따라 상기 유리 섬유 에폭시 수지층이 5밀스 이상이 높이와 같이 상기 본딩 와이어들(즉, 금속 트레이스들)에 요구되는 공간을 완전히 정의하지 못하게 된다.In addition, Taiwan Patent Publication No. 510,573 (name of the invention: stacked multiple chips of a semiconductor package) discloses a stacked structure of a semiconductor package. The semiconductor package includes a sealant, a plurality of chips, a chip carrier, a plurality of metal traces and a glass fiber epoxy resin layer. The chips are sealed in the sealant, each chip having a top surface, a bottom surface, and a plurality of bonding pads formed on the top surface. The chip carrier, such as a substrate or lead frame, is used to mount the chips. The metal traces are sealed in the sealant to electrically connect the bonding pads of the chip to the chip carrier. The glass fiber epoxy resin layer is positioned between the two chips to mount the two stacked chips. However, the glass fiber epoxy resin layer is composed of a soft material, so that the glass fiber epoxy resin layer does not fully define the space required for the bonding wires (ie, metal traces) such as 5 millimeters or more in height. I can't.

따라서, 상술한 문제점을 해결할 수 있는 반도체 패키지가 요구된다.Therefore, there is a need for a semiconductor package that can solve the above problems.

본 발명의 일 목적은 비도전성 접착제와 칩 사이에 적절한 접착 면적을 가짐으로써 패키지 공정 후에 스트레스의 집중을 완화시킬 수 있고, 칩의 균열을 방지할 수 있으며 패키지 수율을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.One object of the present invention is to have a suitable adhesive area between the non-conductive adhesive and the chip to reduce the concentration of stress after the packaging process, to prevent the cracking of the chip and to provide a semiconductor package that can improve the package yield It is.

본 발명의 다른 목적은 비도전성 접착제 내에 배치되며 본딩 와이어들에 요구되는 공간을 정의하기 위하여 칩을 지지하는 복수의 지지 볼들을 구비하는 반도체 패키지를 제공하는 것이다.Another object of the present invention is to provide a semiconductor package having a plurality of support balls arranged in a non-conductive adhesive and supporting a chip to define the space required for the bonding wires.

상술한 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 패키지는 기판, 제1 칩, 비도전성 접착제, 제2 칩 및 복수의 지지 볼들을 포함한다. 상기 제1 칩은 상부 표면과 상기 상부 표면에 대향하는 하부 표면을 구비하며, 상기 하부 표면은 상기 캐리어 상에 실장된다. 상기 비도전성 접착제는 상기 제1 칩의 상부 표면상에 배치된다. 상기 제2 칩은 상부 표면과 상기 상부 표면에 대향하는 하부 표면을 구비하며, 상기 하부 표면은 상기 제1 칩의 상부 표면상에 실장되고, 상기 비도전성 접착제와 상기 제2 칩 사이의 접착 면적이 상기 제2 칩의 하부 표면의 약 90% 이상이 된다. 상기 지지 볼들은 상기 제2 칩을 지지하도록 상기 비도전성 접착제 내에 배치된다.In order to achieve the above objects of the present invention, a semiconductor package according to the present invention includes a substrate, a first chip, a nonconductive adhesive, a second chip, and a plurality of support balls. The first chip has a top surface and a bottom surface opposite the top surface, wherein the bottom surface is mounted on the carrier. The nonconductive adhesive is disposed on the upper surface of the first chip. The second chip has a top surface and a bottom surface opposite the top surface, wherein the bottom surface is mounted on the top surface of the first chip, and the adhesion area between the non-conductive adhesive and the second chip is At least about 90% of the bottom surface of the second chip. The support balls are disposed in the nonconductive adhesive to support the second chip.

종래의 반도체 패키지와 비교할 경우, 본 발명에 따른 반도체 패키지에 있어 서 상기 비도전성 접착제와 상기 제2 칩 사이의 적절한 접착 면적이 증가하여 상기 비도전성 접착제와 상기 제2 칩 사이의 계면의 열적 스트레스가 후속 공정 동안 전체 접착 면적에 걸쳐 분포되며, 이에 따라 열 경화 공정 후의 스트레스의 집중이 완화되고, 칩의 균열이 방지되며 패키지의 수율이 향상된다.Compared with the conventional semiconductor package, in the semiconductor package according to the present invention, an appropriate adhesion area between the nonconductive adhesive and the second chip is increased, so that thermal stress at the interface between the nonconductive adhesive and the second chip is increased. It is distributed over the entire adhesive area during subsequent processing, thereby mitigating the concentration of stress after the thermal curing process, preventing chip cracking and improving package yield.

이하, 본 발명의 바람직한 실시예들에 따른 반도체 패키지를 첨부된 도면을 참조하여 상세하게 설명하지만 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다. 하기 실시예들에 있어서, 실질적으로 동일한 부재들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.Hereinafter, a semiconductor package according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited or limited to the following embodiments. In the following embodiments, the same or similar reference numerals are used for substantially the same members.

도 6 내지 도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.6 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 6 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)가 도시된다. 반도체 패키지(100)는 기판(110), 제1 칩(120) 및 제2 칩(140)을 포함한다. 제1 칩(120) 및 제2 칩(140)은 DRAM(Dynamic Random Access Memory) 장치, SRAM(Static Random Access Memory) 장치, 플래시(flash) 메모리 장치, 램버스(Rambus) 메모리 장치 등의 메모리 칩들, 마이크로프로세서들, 로직(logic) 칩들 또는 라디오 칩들일 수 있다.6 to 11, a semiconductor package 100 according to an embodiment of the present invention is shown. The semiconductor package 100 includes a substrate 110, a first chip 120, and a second chip 140. The first chip 120 and the second chip 140 may include memory chips such as a dynamic random access memory (DRAM) device, a static random access memory (SRAM) device, a flash memory device, a rambus memory device, May be microprocessors, logic chips or radio chips.

도 6을 참조하면, 기판(110) 상에는 복수의 패드들(112)이 제공된다. 제1 칩(120)은 상부 표면(128)과 상부 표면(128)에 대향하는 하부 표면(129)을 구비한다. 하부 표면(129)은 접착제(122)에 의해 기판(110) 상에 실장되며, 상부 표면(128)의 에지 부분들(상부 표면(128)의 양측 에지부들과 같은)에는 복수의 패드들(124)과 제1 칩(120)의 패드들(124)을 기판(110)의 패드들(112)에 전기적으로 연결하기 위한 복수의 제1 본딩 와이어들(126)이 제공된다. 제1 칩(120)의 패드들(124)은 알루미늄 패드들일 수 있다.Referring to FIG. 6, a plurality of pads 112 are provided on the substrate 110. The first chip 120 has an upper surface 128 and a lower surface 129 opposite the upper surface 128. The bottom surface 129 is mounted on the substrate 110 by an adhesive 122, and a plurality of pads 124 on edge portions of the top surface 128 (such as both edge portions of the top surface 128). ) And a plurality of first bonding wires 126 for electrically connecting the pads 124 of the first chip 120 to the pads 112 of the substrate 110. The pads 124 of the first chip 120 may be aluminum pads.

도 7a를 참조하면, 비도전성 접착제(130)는 제1 칩(120)의 상부 표면(128) 상에 배치된다. 복수의 지지 볼들(132)은 혼합 방식을 사용하여 비도전성 접착제(130) 내에 배치되며, 도 8에 도시한 바와 같이 제2 칩(140)을 지지한다. 지지 볼들(132)은 제1 본딩 와이어들(126)에 요구되는 공간을 정의하기 위하여 소정의 직경을 가진다. 예를 들면, 지지 볼들(132)은 약 5밀스(mils) 이상의 높이(H)를 가진다. 지지 볼들(132)은 고무와 같은 내열성 탄성 물질로 구성될 수 있다. 도 7b에 도시한 본 발명의 다른 실시예에 따르면, 지지 볼들(132)은 제1 지지 볼들(132a) 및 제2 지지 볼들(132b)로 구분되며, 제1 지지 볼들(132a)의 직경은 제2 지지 볼들(132b)의 직경 보다 크다. 제1 지지 볼들(132a)은 약 5밀스 이상의 높이(H)를 갖는 것과 같이 제1 본딩 와이어들(126)에 요구되는 공간을 정의하는 데 이용되며, 제2 지지 볼들(132b)은 제1 지지 볼들(132a)을 이격시키는 데 사용됨으로써, 제1 지지 볼들(132a)이 보다 규칙적이고 밀접하게 배열된다. 제2 지지 볼들(132b)의 수는 전체 지지 볼들(132)의 수의 약 20% 미만인 것이 바람직하다.Referring to FIG. 7A, a nonconductive adhesive 130 is disposed on the upper surface 128 of the first chip 120. The plurality of support balls 132 are disposed in the nonconductive adhesive 130 by using a mixing method, and support the second chip 140 as shown in FIG. 8. The support balls 132 have a predetermined diameter to define the space required for the first bonding wires 126. For example, the support balls 132 have a height H of at least about 5 mils. The support balls 132 may be made of a heat resistant elastic material such as rubber. According to another embodiment of the present invention illustrated in FIG. 7B, the support balls 132 are divided into first support balls 132a and second support balls 132b, and the diameters of the first support balls 132a may be defined. 2 larger than the diameter of the support balls 132b. The first support balls 132a are used to define the space required for the first bonding wires 126, such as having a height H of about 5 milliseconds or more, and the second support balls 132b support the first support balls. By being used to space the balls 132a, the first support balls 132a are arranged more regularly and closely. Preferably, the number of second support balls 132b is less than about 20% of the total number of support balls 132.

도 8을 다시 참조하면, 제2 칩(140)은 상부 표면(148)과 상부 표면(148)에 대향하는 하부 표면(149)을 구비한다. 하부 표면(149)은 비도전성 접착 제(130)에 의해 제1 칩(120)의 상부 표면(128) 상에 실장되며, 하부 표면(149) 상에는 복수의 패드들(144)과 제2 칩(140)의 패드들(144)을 기판(110)의 패드들(112)에 전기적으로 연결시키기 위한 복수의 제2 본딩 와이어들(146)이 제공된다. 비도전성 접착제(130)와 제2 칩(140) 사이의 접착 면적은 제2 칩(140)의 하부 표면(149)의 면적의 약 90% 이상인 것이 바람직하다.Referring back to FIG. 8, the second chip 140 has an upper surface 148 and a lower surface 149 opposite the upper surface 148. The lower surface 149 is mounted on the upper surface 128 of the first chip 120 by the non-conductive adhesive 130, and on the lower surface 149 a plurality of pads 144 and a second chip ( A plurality of second bonding wires 146 are provided to electrically connect the pads 144 of 140 to the pads 112 of the substrate 110. The adhesion area between the nonconductive adhesive 130 and the second chip 140 is preferably about 90% or more of the area of the lower surface 149 of the second chip 140.

해당 분야에서 통상의 지식을 가진 자라면 본 발명에 따른 반도체 패키지(100)가 제2 칩(140)과 유사한 구조를 가지며 복수의 비도전성 접착제들 및 지지 볼들을 통해 제2 칩(140) 상에 적층되는 복수의 추가적인 칩들(도시되지 않음)을 더 포함할 수 있음을 이해할 수 있을 것이며, 이에 따라 적층되는 칩들의 사이즈를 감소시키지 않고 반도체 패키지(100)의 칩들의 수를 증가시킬 수 있을 것이다.Those skilled in the art, the semiconductor package 100 according to the present invention has a structure similar to the second chip 140 and on the second chip 140 through a plurality of nonconductive adhesives and support balls. It will be appreciated that it may further include a plurality of additional chips stacked (not shown), thereby increasing the number of chips in the semiconductor package 100 without reducing the size of the stacked chips.

도 9를 참조하면, 반도체 패키지(100)는 각기 제1 칩(120) 및 제2 칩(140)과 유사한 구조를 갖는 제3 칩(150) 및 제4 칩(160)을 더 포함한다. 제3 칩(150) 및 제4 칩(160)은 비도전성 접착제(130)와 지지 볼들(132)에 의해 기판(110) 상에 적층되며, 이에 따라 반도체 패키지(100)의 칩들의 수가 증가한다. 비도전성 접착제(130)와 제4 칩(160) 사이의 접착 면적은 제4 칩(160)의 하부 표면(169)의 면적의 약 90% 이상이 된다.Referring to FIG. 9, the semiconductor package 100 further includes a third chip 150 and a fourth chip 160 having structures similar to those of the first chip 120 and the second chip 140, respectively. The third chip 150 and the fourth chip 160 are stacked on the substrate 110 by the non-conductive adhesive 130 and the support balls 132, thereby increasing the number of chips of the semiconductor package 100. . The adhesive area between the nonconductive adhesive 130 and the fourth chip 160 is at least about 90% of the area of the lower surface 169 of the fourth chip 160.

도 10을 참조하면, 반도체 패키지(100)는 컨트롤 칩과 같은 제5 칩(170)과 복수의 수동 소자들(180)을 더 포함한다. 제5 칩(170)은 접착제(172)에 의해 기판(110) 상에 실장되며, 와이어 본딩 방식으로 기판(110)에 전기적으로 연결된다. 수동 소자들(180)은 솔더 페이스트(182)의 의해 기판(110)에 솔더되며, 기판(110)에 전기적으로 연결된다.Referring to FIG. 10, the semiconductor package 100 further includes a fifth chip 170 such as a control chip and a plurality of passive elements 180. The fifth chip 170 is mounted on the substrate 110 by an adhesive 172 and is electrically connected to the substrate 110 by a wire bonding method. The passive elements 180 are soldered to the substrate 110 by the solder paste 182 and electrically connected to the substrate 110.

도 11을 참조하면, 제1, 제2, 제3, 제4 및 제5 칩(120, 140, 150, 160, 170), 수동 소자들(180) 및 모든 본딩 와이어들을 밀봉하기 위하여 에폭시 수지와 같은 밀봉제(190)가 기판(110) 상에 형성된다. 최종적으로, 밀봉제(190)가 절단되고, 커버(도시되지 않음)가 열접착 방식 또는 초음파 방식으로 밀봉제(190) 상에 결합되며, 이에 따라 패키지가 완성된다. 반도체 패키지(100)는 플래시 메모리 카드의 반도체 패키지가 될 수 있다.Referring to FIG. 11, an epoxy resin may be used to seal the first, second, third, fourth and fifth chips 120, 140, 150, 160, and 170, the passive elements 180, and all bonding wires. The same sealant 190 is formed on the substrate 110. Finally, the sealant 190 is cut and a cover (not shown) is bonded onto the sealant 190 in a heat-adhesive or ultrasonic manner, thereby completing the package. The semiconductor package 100 may be a semiconductor package of a flash memory card.

종래의 반도체 패키지와 비교할 경우, 본 발명에 따른 반도체 패키지에 있어서 비도전성 접착제(130)와 제2 칩(140) 사이의 접착 면적이 증가하여 비도전성 접착제(130)와 제2 칩(140) 사이의 계면의 열적 스트레스가 후속 공정 동안 전체 접착 면적에 걸쳐 분포되며, 이에 따라 열 경화 공정 후의 스트레스의 집중이 완화되고, 칩의 균열이 방지되며 패키지의 수율이 향상된다. 대체로, 본 발명에 따른 반도체 패키지의 수율은 대략 92% 이상이 된다.Compared with the conventional semiconductor package, in the semiconductor package according to the present invention, the adhesion area between the nonconductive adhesive 130 and the second chip 140 is increased, so that the gap between the nonconductive adhesive 130 and the second chip 140 is increased. The thermal stress at the interface of is distributed over the entire adhesive area during the subsequent process, thereby mitigating the concentration of stress after the thermal curing process, preventing chip cracking and improving the yield of the package. In general, the yield of the semiconductor package according to the present invention is approximately 92% or more.

상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the preferred embodiments of the present invention, those skilled in the art various modifications and changes of the present invention without departing from the spirit and scope of the invention described in the claims below It will be appreciated that it can be changed.

Claims (14)

캐리어;carrier; 상부 표면과 상기 상부 표면에 대향하며 상기 캐리어 상에 실장되는 하부 표면을 구비하는 제1 칩;A first chip having an upper surface and a lower surface opposite the upper surface and mounted on the carrier; 상기 제1 칩의 상부 표면상에 배치되는 비도전성 접착제;A nonconductive adhesive disposed on the top surface of the first chip; 상부 표면과 상기 상부 표면에 대향하며 상기 비도전성 접착제에 의해 상기 제1 칩의 상부 표면상에 실장되는 하부 표면을 구비하는 제2 칩; 및A second chip opposing an upper surface and the upper surface and having a lower surface mounted on the upper surface of the first chip by the non-conductive adhesive; And 상기 비도전성 접착제 내에 배치되어 상기 제2 칩을 지지하는 복수의 지지 볼들을 포함하며,A plurality of support balls disposed in the non-conductive adhesive to support the second chip, 상기 비도전성 접착제와 상기 제2 칩 사이의 접착 면적이 상기 제2 칩의 하부 표면의 90% 이상인 것을 특징으로 하는 반도체 패키지.Wherein the adhesive area between the nonconductive adhesive and the second chip is at least 90% of the bottom surface of the second chip. 제 1 항에 있어서, 상기 캐리어 상에는 복수의 제1 패드들이 제공되고, 상기 제1 칩의 상부 표면상에는 복수의 제2 패드들과 상기 제1 칩의 제2 패드들을 상기 캐리어의 제1 패드들에 전기적으로 연결시키는 복수의 제1 본딩 와이어들이 제공되며, 상기 제2 칩의 상부 표면상에는 복수의 제3 패드들과 상기 제2 칩의 제3 패드들을 상기 캐리어의 제1 패드들에 전기적으로 연결시키는 복수의 제2 본딩 와이어들이 제공되는 것을 특징으로 하는 반도체 패키지.The method of claim 1, wherein a plurality of first pads are provided on the carrier, and a plurality of second pads and second pads of the first chip are disposed on the first pads of the carrier on an upper surface of the first chip. A plurality of first bonding wires are provided for electrically connecting and electrically connecting the plurality of third pads and the third pads of the second chip to the first pads of the carrier on the upper surface of the second chip. And a plurality of second bonding wires is provided. 제 2 항에 있어서, 상기 지지 볼들은 상기 제1 본딩 와이어들에 요구되는 공간을 정의하는 소정의 직경을 갖는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein the support balls have a predetermined diameter defining a space required for the first bonding wires. 제 1 항에 있어서, 상기 지지 볼들은 제1 지지 볼들 및 제2 지지 볼들로 구분되며, 상기 제1 지지 볼의 직경이 상기 제2 지지 볼의 직경 보다 큰 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the support balls are divided into first support balls and second support balls, and the diameter of the first support balls is larger than the diameter of the second support balls. 제 4 항에 있어서, 상기 제1 지지 볼들은 상기 제1 본딩 와이어들에 요구되는 공간을 정의하며, 상기 제2 지지 볼들은 상기 제1 지지 볼들을 이격시키는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 4, wherein the first support balls define a space required for the first bonding wires, and the second support balls space the first support balls. 제 4 항에 있어서, 상기 제2 지지 볼들의 수는 상기 지지 볼들의 수의 20% 이하인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 4, wherein the number of the second support balls is 20% or less of the number of the support balls. 제 1 항에 있어서, 상기 지지 볼들은 내열성 탄성 물질로 이루어지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the support balls are made of a heat resistant elastic material. 제 7 항에 있어서, 상기 지지 볼들은 고무로 이루어지는 것을 특징으로 하는 반도체 패키지.8. The semiconductor package of claim 7, wherein the support balls are made of rubber. 제 1 항에 있어서,The method of claim 1, 상부 표면과 상기 상부 표면에 대향하며 상기 캐리어 상에 실장되는 하부 표면을 구비하는 제3 칩; 및A third chip having an upper surface and a lower surface opposite the upper surface and mounted on the carrier; And 상부 표면과 상기 상부 표면에 대향하며 상기 비도전성 접착제에 의해 상기 제3 칩의 상부 표면상에 실장되는 하부 표면을 구비하는 제4 칩을 더 포함하며,A fourth chip having a top surface and a bottom surface opposite the top surface and having a bottom surface mounted on the top surface of the third chip by the non-conductive adhesive, 상기 비도전성 접착제와 상기 제4 칩 사이의 접착 면적이 상기 제4 칩의 하부 표면의 90% 이상인 것을 특징으로 하는 반도체 패키지.Wherein the adhesive area between the nonconductive adhesive and the fourth chip is at least 90% of the lower surface of the fourth chip. 제 9 항에 있어서, 상기 캐리어 상에 실장되는 제5 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 9, further comprising a fifth chip mounted on the carrier. 제 10 항에 있어서, 상기 캐리어 상에 실장되는 복수의 수동 소자들을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 10, further comprising a plurality of passive elements mounted on the carrier. 제 11 항에 있어서, 상기 제1, 제2, 제3, 제4 및 제5 칩들, 상기 수동 소자들 및 상기 본딩 와이어들을 밀봉하는 밀봉제를 더 포함하는 것을 특징으로 하는 반도체 패키지.12. The semiconductor package of claim 11, further comprising a sealant for sealing the first, second, third, fourth and fifth chips, the passive elements and the bonding wires. 제 12 항에 있어서, 상기 반도체 패키지는 메모리 카드의 반도체 패키지인 것을 특징으로 하는 반도체 패키지.13. The semiconductor package of claim 12, wherein the semiconductor package is a semiconductor package of a memory card. 제 1 항에 있어서, 상기 제1 및 제2 칩들과 상기 제1 및 제2 본딩 와이어들을 밀봉하는 밀봉제를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising an encapsulant for sealing the first and second chips and the first and second bonding wires.
KR1020050039741A 2004-05-18 2005-05-12 Semiconductor package KR100709695B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN200410042414.7 2004-05-18
CNB2004100424147A CN100505250C (en) 2004-05-18 2004-05-18 Semiconductor packaging device

Publications (2)

Publication Number Publication Date
KR20060047816A true KR20060047816A (en) 2006-05-18
KR100709695B1 KR100709695B1 (en) 2007-04-19

Family

ID=35476404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050039741A KR100709695B1 (en) 2004-05-18 2005-05-12 Semiconductor package

Country Status (3)

Country Link
JP (1) JP2005333132A (en)
KR (1) KR100709695B1 (en)
CN (1) CN100505250C (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000314759A (en) * 1999-04-30 2000-11-14 Fujitsu Ltd Method for testing burn-in board and semiconductor device
KR100646468B1 (en) * 2000-09-19 2006-11-14 앰코 테크놀로지 코리아 주식회사 Semiconductor package

Also Published As

Publication number Publication date
CN100505250C (en) 2009-06-24
JP2005333132A (en) 2005-12-02
KR100709695B1 (en) 2007-04-19
CN1700465A (en) 2005-11-23

Similar Documents

Publication Publication Date Title
US6977439B2 (en) Semiconductor chip stack structure
US7166495B2 (en) Method of fabricating a multi-die semiconductor package assembly
US20010010397A1 (en) Semiconductor device and a method of manufacturing the same
US8896130B2 (en) Multi-chip stack structure and method for fabricating the same
US9129826B2 (en) Epoxy bump for overhang die
KR20020072145A (en) Stacking structure of semiconductor chip and semiconductor package using it
JP2002222889A (en) Semiconductor device and method of manufacturing the same
KR100825784B1 (en) Semiconductor package suppressing a warpage and wire open defects and manufacturing method thereof
KR20030018642A (en) Stack chip module
KR20010030245A (en) A semiconductor device and a process for producing the same
US6097081A (en) Semiconductor device having adhesive between lead and chip
US7235870B2 (en) Microelectronic multi-chip module
US7394147B2 (en) Semiconductor package
KR100709695B1 (en) Semiconductor package
KR0163863B1 (en) Semiconductor package for multi chip mounting
KR20230111246A (en) Packaging modules and electronic devices
JPH1093013A (en) Semiconductor device
KR100207902B1 (en) Multi chip package using lead frame
KR100592784B1 (en) Multi chip package
KR100701685B1 (en) Multi chip package
US20060231960A1 (en) Non-cavity semiconductor packages
KR20050027384A (en) Chip size package having rerouting pad and stack thereof
US7781898B2 (en) IC package reducing wiring layers on substrate and its chip carrier
KR100328181B1 (en) Flip chip stacked package and method for fabricating the same
KR20080084075A (en) Stacked semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140115

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150106

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160203

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170120

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180118

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190214

Year of fee payment: 13