KR20060047048A - Flip chip semiconductor package and method for manufacturing the same - Google Patents

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Abstract

본 발명에 따르면, 적어도 일표면에 다수의 전극 패드를 가지는 반도체 칩과; 상기 반도체 칩의 상기 전극패드의 일부를 포함하는 일표면 상에 형성된 패시베이션(passivation)과; 상기 전극 패드상에 형성된 시이드 층과; 상기 시이드 층이 형성된 전극 패드 상에 형성되며 단면 형상에 있어서 길이 방향에 대하여 폭방향이 작은 범프;를 구비한 반도체 팩키지가 제공된다. According to the present invention, there is provided a semiconductor chip comprising a plurality of electrode pads on at least one surface thereof; Passivation formed on one surface including a portion of the electrode pad of the semiconductor chip; A seed layer formed on the electrode pad; A semiconductor package is provided, comprising: a bump formed on an electrode pad having the seed layer formed thereon, the bump having a smaller width direction with respect to a length direction in a cross-sectional shape.

Description

플립칩 반도체 팩키지 및, 그것의 제조 방법{Flip chip semiconductor package and method for manufacturing the same}Flip chip semiconductor package and method for manufacturing the same

도 1 에 도시된 것은 통상적인 플립칩 반도체 팩키지의 범프 부분을 확대하여 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating an enlarged bump portion of a conventional flip chip semiconductor package.

도 2 에 도시된 것은 본 발명에 따른 플립칩 유형의 반도체 팩키지의 일부에 대한 개략적인 분해 사시도이다. 2 is a schematic exploded perspective view of a portion of a flip chip type semiconductor package according to the present invention.

도 3a 내지 도 3c 에 도시된 것은 도 2 에 도시된 것의 정면도, 평면도 및, 측면도를 각각 도시한 것이다. 3A to 3C show a front view, a top view, and a side view, respectively, of what is shown in FIG. 2.

도 4 및, 도 5 에 도시된 것은 본 발명에 따른 플립칩 반도체 팩키지가 인쇄 회로 기판의 패드와 본딩되는 것을 도시하는 것으로서, 도 4 는 본딩되기 이전의 상태를 나타낸 것인 반면에, 도 5 는 본딩된 이후의 상태를 나타낸 것이다.4 and 5 illustrate that the flip chip semiconductor package according to the present invention is bonded with a pad of a printed circuit board, while FIG. 4 shows a state before bonding, while FIG. It shows the state after bonding.

< 도면의 주요 부호에 대한 간단한 설명 ><Brief Description of Major Codes in Drawings>

21. 패드 22. 시이드(seed) 층21.Pad 22. Seed Layer

23. 범프 24. 패시베이션23.Bump 24. Passivation

41. 인쇄 회로 기판 42. 패드41. Printed Circuit Board 42. Pad

본 발명은 반도체 팩키지에 관한 것으로서, 보다 상세하게는 범프의 형상이 개선된 플립칩(flip chip) 유형의 반도체 팩키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a flip chip type semiconductor package having an improved shape of a bump.

반도체 팩키지의 발전 추세는 팩키지의 크기를 가급적 감소시키면서도 작동의 신뢰성이 보장될 수 있는 방향으로 나아가고 있다. 따라서 현재 가장 널리 사용되는 리드 프레임의 표면 실장형으로부터 초소형의 칩 스케일 반도체 팩키지(chip scale semiconductor package)로 발전하고 있으며, 궁극적으로는 플립칩 반도체 팩키지를 지향하고 있다. 플립칩 팩키지는 반도체 칩의 전극 패드와 기판상의 본딩 패드를 솔더 볼이나 골드 범프등을 이용하여 직접적으로 연결할 수 있도록 구성한 반도체 팩키지로서, 골드 와이어를 이용하는 와이어 본딩 방식으로 제조되는 반도체 팩키지에 비해 미세한 피치의 리이드 프레임 패턴에 적용될 수 있다는 장점을 가진다. 또한 반도체 팩키지가 경박 단소화되므로 집약적인 회로 구성이 가능하다는 장점을 가진다. 더욱이, 플립칩 반도체 팩키지에서는 전자의 경로가 짧아져서 속도와 파워를 향상시킬 수 있으며, 원가 절감 및, 집적도의 향상도 가능하다.The development trend of semiconductor packages is moving toward ensuring the reliability of operation while reducing the size of the package as much as possible. Therefore, the current development of the most widely used lead frame from the surface mount type to a very small chip scale semiconductor package (chip scale semiconductor package), and ultimately to the flip chip semiconductor package. The flip chip package is a semiconductor package configured to directly connect the electrode pad of the semiconductor chip and the bonding pad on the substrate using solder balls or gold bumps, and has a finer pitch than a semiconductor package manufactured by a wire bonding method using gold wires. It has the advantage that it can be applied to the lead frame pattern. In addition, since the semiconductor package is light and short, it has the advantage of intensive circuit configuration. In addition, in the flip chip semiconductor package, the path of electrons is shortened to improve speed and power, and to reduce costs and improve integration.

플립칩 반도체 팩키지에는 범프가 구비되는데, 범프는 칩의 패드를 기판의 패드와 연결시키는 역할을 하게 된다. 범프를 형성하는 기술에는 다양한 것이 포함되는데, 예를 들면 솔더 범프를 형성하는 스탠실 인쇄법, 스퍼터링으로 시이드 층(TiW)을 형성하고 전기 도금으로 골드 범프를 형성하는 전기 도금법, 무전해 도금으로 니켈 도금을 형성하는 무전해 도금법등이 있다. The flip chip semiconductor package includes bumps, which serve to connect pads of the chip with pads of the substrate. Various techniques for forming bumps include, for example, a stencil printing method for forming solder bumps, an electroplating method for forming a seed layer (TiW) by sputtering, and a gold bump by electroplating, and electroless plating. Electroless plating methods for forming nickel plating;

범프에는 솔더 범프, 골드 범프 및, 무전해 범프가 포함된다. 솔더 범프는 전기 도금, 스탠실 인쇄법에 의해서 형성되며, 구형의 형상을 가지고, 100 마이크로미터의 크기를 가진다. 골드 범프는 패턴을 이용한 전기 도금으로 형성되는데, 패드의 크기와 같은 크기를 가진 직벽(straight wall)의 형태를 가진다. 무전해 범프는 패턴 없이 형성되므로 칩의 패드 노출면보다 크게 형성된 버섯 형상을 가진다. Bumps include solder bumps, gold bumps, and electroless bumps. Solder bumps are formed by electroplating, stencil printing, have a spherical shape and have a size of 100 micrometers. The gold bumps are formed by electroplating using a pattern, which is in the form of a straight wall with the same size as the pads. Since the electroless bumps are formed without a pattern, they have a mushroom shape formed larger than the pad exposed surface of the chip.

한편, 범프를 통해서 플립칩 팩키지의 패드와 기판의 패드를 연결하기 위해서 이방성 도전 필름(ACF)의 페이스트 또는 비도전성 페이스트(NCP)등과 같은 접합용 페이스트가 사용될 수 있다. 이방성 도전 필름을 사용하는 경우에는 도전성을 제공하는 입자들이 포함되어 있으므로 본딩의 용이성이 있으나, 도전성 입자의 불균일성과 고가의 단점을 가진다. 비도전성 페이스트는 범프가 기판의 패드가 직접적으로 접촉해야 하지만 저가라는 장점을 가진다. Meanwhile, in order to connect the pad of the flip chip package and the pad of the substrate through the bump, a bonding paste such as an anisotropic conductive film (ACF) or a non-conductive paste (NCP) may be used. In the case of using an anisotropic conductive film, since the particles providing conductivity are included, bonding is easy, but there are disadvantages of nonuniformity and expensiveness of the conductive particles. Non-conductive pastes have the advantage that the bumps are in direct contact with the pads of the substrate but are inexpensive.

도 1 에 도시된 것은 통상적인 플립칩 반도체 팩키지의 범프 부분을 확대하여 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating an enlarged bump portion of a conventional flip chip semiconductor package.

도면을 참조하면, 플립칩 반도체 팩키지는 반도체 칩(미도시)과, 상기 반도체 칩의 표면을 감싸는 패시베이션(14)과, 상기 페시베이션(14)의 일측에 노출되는 상기 반도체 칩의 전극 패드(11)들과, 상기 전극 패드(11)상에 형성된 시이드 층(12)과, 상기 시이드 층(12)의 상부 표면에 형성된 범프(13)를 구비한다. 범프(13)는 도시되지 않은 기판의 패드에 대하여 접촉됨으로써 플립칩 반도체 팩키지와 기판 회로 사이의 전기적인 연결이 이루어질 수 있다. 이때 기판과 플립칩 반도체 팩키지 사이의 접합을 유지하기 위해서 그 사이에 이방성 도전 필름 페이스트 또는 비도전성 페이스트가 개입될 수 있다. Referring to the drawings, a flip chip semiconductor package includes a semiconductor chip (not shown), a passivation 14 surrounding a surface of the semiconductor chip, and an electrode pad 11 of the semiconductor chip exposed on one side of the passivation 14. ), A seed layer 12 formed on the electrode pad 11, and a bump 13 formed on an upper surface of the seed layer 12. The bumps 13 are brought into contact with pads of a substrate (not shown) to allow electrical connection between the flip chip semiconductor package and the substrate circuit. At this time, an anisotropic conductive film paste or a non-conductive paste may be interposed therebetween to maintain the bonding between the substrate and the flip chip semiconductor package.

도 1 에 도시된 바와 같은 플립칩 반도체 팩키지의 범프(13)는 위에서 설명된 바와 같은 골드 범프일 수 있으며, 따라서 패턴을 통해 형성된 직벽의 형태를 가진다. 또한 범프(13)의 크기는 전극 패드(11)의 노출 면적에 대응하는 저면을 가진 직육면체의 직벽의 형태를 가진다. The bump 13 of the flip chip semiconductor package as shown in FIG. 1 may be a gold bump as described above, and thus has the form of a straight wall formed through a pattern. In addition, the size of the bump 13 is in the form of a straight wall of a rectangular parallelepiped having a bottom surface corresponding to the exposed area of the electrode pad 11.

도 1 의 플립칩 팩키지를 비도전성 페이스트로 인쇄 회로 기판에 본딩시키는 경우에, 접속 불량이 발생할 수 있다. 즉, 인쇄 회로 기판이 휘어져서 정확한 평면을 이루고 있지 않은 경우에는 범프(13)와 인쇄 회로 기판의 패드(미도시) 사이의 충분한 접촉이 이루어지지 않게 된다. 이때, 그 사이에 개재된 비도전성 페이스트를 통해서는 통전이 이루어지지 않으므로, 접속 불량이 해결될 수 없다. 따라서 비도전성 페이스트가 저가의 재료라는 장점에도 불구하고, 통상적인 플립칩 팩키지의 골드 범프와 조합되어 적용되기에는 곤란하다는 문제점이 있다. When bonding the flip chip package of FIG. 1 to a printed circuit board with a non-conductive paste, poor connection may occur. That is, when the printed circuit board is not curved to form an accurate plane, sufficient contact between the bump 13 and the pad (not shown) of the printed circuit board is not achieved. At this time, since the current is not conducted through the non-conductive paste interposed therebetween, the connection failure cannot be solved. Therefore, despite the advantage that the non-conductive paste is a low cost material, there is a problem that it is difficult to be applied in combination with the gold bump of the conventional flip chip package.

본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 개선된 범프 형상을 구비한 플립칩 유형의 반도체 팩키지를 제공하는 것이다. The present invention has been made to solve the above problems, an object of the present invention is to provide a flip chip type semiconductor package having an improved bump shape.

본 발명의 다른 목적은 범프와 인쇄 회로 기판의 패드 사이의 접촉이 보장되는 플립칩 유형의 반도체 팩키지를 제공하는 것이다.Another object of the present invention is to provide a flip chip type semiconductor package which ensures contact between the bumps and the pads of the printed circuit board.

본 발명의 다른 목적은 비도전성 페이스트 또는 도전성 페이스트와 함께 적용될 수 있는 범프를 구비한 플립칩 유형의 반도체 팩키지를 제공하는 것이다. It is another object of the present invention to provide a flip chip type semiconductor package with bumps that can be applied with non-conductive pastes or conductive pastes.

상기 목적을 달성하기 위하여, In order to achieve the above object,

본 발명에 따르면,According to the invention,

적어도 일표면에 다수의 전극 패드를 가지는 반도체 칩과;A semiconductor chip having a plurality of electrode pads on at least one surface thereof;

상기 반도체 칩의 상기 전극패드의 일부를 포함하는 일표면 상에 형성된 패시베이션(passivation)과;Passivation formed on one surface including a portion of the electrode pad of the semiconductor chip;

상기 전극 패드상에 형성된 시이드 층과;A seed layer formed on the electrode pad;

상기 시이드 층이 형성된 전극 패드 상에 형성되며 단면 형상에 있어서 길이 방향에 대하여 폭방향이 작은 범프;를 구비한 반도체 팩키지가 제공된다.A semiconductor package is provided, comprising: a bump formed on an electrode pad having the seed layer formed thereon, the bump having a smaller width direction with respect to a length direction in a cross-sectional shape.

본 발명의 일 특징에 따르면, 상기 범프의 폭은 25 내지 35 마이크로미터이고, 상기 범프의 길이는 75 내지 85 마이크로미터로 형성된다.According to one feature of the invention, the width of the bump is 25 to 35 micrometers, the length of the bump is formed of 75 to 85 micrometers.

본 발명의 다른 특징에 따르면, 상기 범프의 높이는 15 내지 25 마이크로미터이다. According to another feature of the invention, the height of the bump is from 15 to 25 micrometers.

본 발명의 다른 특징에 따르면, 상기 범프는 상기 패시베이션의 표면과 인쇄 회로 기판의 표면 사이에서 접합력을 제공하는 접합용 페이스트를 관통하여 인쇄 회로 기판의 패드와 접촉된다. According to another feature of the invention, the bump is in contact with a pad of a printed circuit board through a bonding paste that provides a bonding force between the surface of the passivation and the surface of the printed circuit board.

본 발명의 다른 특징에 따르면, 상기 범프는 Ti-W 재료로 형성된 상기 시이드 층의 상부에 전기 도금에 의해 패턴 형성된 것이다.According to another feature of the invention, the bumps are patterned by electroplating on top of the sheath layer formed of Ti-W material.

이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다. Hereinafter, with reference to an embodiment shown in the accompanying drawings the present invention will be described in more detail.                     

도 2 에 도시된 것은 본 발명에 따른 플립칩 유형의 반도체 팩키지의 일부에 대한 개략적인 분해 사시도이다. 또한 도 3a 내지 도 3c 에 도시된 것은 도 2 에 도시된 것의 정면도, 평면도 및, 측면도를 각각 도시한 것이다. 2 is a schematic exploded perspective view of a portion of a flip chip type semiconductor package according to the present invention. Also shown in FIGS. 3A-3C are front, top, and side views, respectively, of those shown in FIG. 2.

도 2를 참조하면, 본 발명에 따른 플립칩 유형의 반도체 팩키지는 반도체 칩(미도시)의 표면을 감싸는 패시베이션(passivation)(24)과, 상기 패시베이션(24)의 일 표면에 노출된 반도체 칩의 패드(21)와, 상기 패드(21)상에 형성되는 시이드 층(22)과, 상기 시이드 층(22)의 상부에 배치되는 범프(23)를 구비한다. 도면에 도시된 바와 같이, 패드(21)의 노출 표면은 W1 의 폭과 L1 의 길이를 가지고, 시이드 층(22)은 W2 의 폭과 L2 의 길이를 가지고, 범프(23)는 W3 의 폭과 L3 의 길이와 H 의 높이를 가진다. 본 발명의 특징에 따라서, 범프(23)의 폭(W3)은 패드(21)의 폭(W1)보다 좁게 형성된다. 바람직스럽게는 범프(23)의 폭(W3)이 패드(21)의 폭(W1)에 비하여 1/3 의 크기이다. Referring to FIG. 2, a flip chip type semiconductor package according to the present invention includes a passivation 24 surrounding a surface of a semiconductor chip (not shown), and a semiconductor chip exposed on one surface of the passivation 24. A pad 21, a sheath layer 22 formed on the pad 21, and a bump 23 disposed on the sheath layer 22 are provided. As shown in the figure, the exposed surface of the pad 21 has a width of W1 and a length of L1, the sheath layer 22 has a width of W2 and a length of L2, and the bump 23 has a width of W3. And L3 length and H height. According to the feature of the present invention, the width W3 of the bump 23 is formed narrower than the width W1 of the pad 21. Preferably, the width W3 of the bump 23 is 1/3 the size of the width W1 of the pad 21.

반도체 칩(미도시)의 패드(21)는 반도체 칩에 다수개가 형성되며, 도면에서는 단지 하나만이 도시되어 있다. 패드(21)는 패시베이션(24)에 의해 감싸여져서 그 상부 표면만이 외부로 노출된다. 패시베이션(24)은 칩의 표면을 감싸는 절연성 박막 필름이다. 시이드 층(22)은 상기 패드(21)의 상부에 형성되는 것으로서, 통상적인 스퍼터링 공정을 이용하여 Ti-W 재료로 형성되거나, 또는 전해 도금, 또는 무전해 도금으로 형성될 수 있다. 시이드 층(22)의 폭(W2)과 길이(L2)는 패드(21)의 폭(W1)과 길이(L2) 보다 크게 형성되며, 따라서 패드(21)의 노출면과 패시베이션(24)의 일부를 덮게 된다. 시이드 층(22)은 위에서 설명된 바와 같이, 전기 도금법 을 이용한 범프의 형성에서 범프가 형성되기 위한 시이드(seed)의 역할을 한다. A plurality of pads 21 of the semiconductor chip (not shown) are formed in the semiconductor chip, and only one is shown in the drawing. Pad 21 is wrapped by passivation 24 such that only its upper surface is exposed to the outside. The passivation 24 is an insulating thin film surrounding the surface of the chip. The seed layer 22 is formed on the pad 21, and may be formed of a Ti-W material using a conventional sputtering process, or may be formed by electroplating or electroless plating. The width W2 and the length L2 of the sheath layer 22 are formed to be larger than the width W1 and the length L2 of the pad 21, so that the exposed surface of the pad 21 and the passivation 24 are formed. To cover some. As described above, the seed layer 22 serves as a seed for forming bumps in the formation of bumps using the electroplating method.

범프(23)는 시이드 층(22)의 상부에 형성된다. 범프는 위에서 설명된 바와 같이 패턴을 이용한 전기 도금으로 형성되는 것이며, 골드 재료로 형성되는 것이 바람직스럽다. 즉, 시이드 층(22)의 상부 표면에서 전기 도금법을 이용하여 수직의 직벽으로 형성될 수 있다. The bumps 23 are formed on top of the seed layer 22. The bump is formed by electroplating using a pattern as described above, and is preferably formed of a gold material. That is, the upper surface of the seed layer 22 may be formed as a vertical straight wall using an electroplating method.

도 2 및, 도 3a, 도 3b 에 도시된 바와 같이, 범프(23)의 폭(W3)은 패드(21)의 폭(W1) 보다 좁게 형성되며, 도 2, 도 3a 및, 도 3c 에 도시된 바와 같이, 범프(23)의 길이(L3)는 패드(21)의 길이(L1)보다 길게 형성된다. 범프(23)의 폭(W3)은 패드(21)의 폭(W1)에 비하여 약 1/3 의 크기로 형성되는 것이 바람직스러우며, 25 내지 35 마이크로미터로 형성된다. 범프(23)의 폭을 좁게 형성하는 것은 범프(23)가 비도전성 페이스트(미도시)의 층을 관통하여 인쇄 회로 기판의 패드(미도시)에 안정적으로 접촉할 수 있게 하기 위한 것이다. 또한 범프(23)의 길이(L3)를 패드(L1)의 길이보다 크게 형성하는 것은 범프(23)의 폭이(W3)이 좁아지는데 따른 도전 면적의 감소를 보충하기 위하여 길이 방향을 신장시키기 위한 것이다. 범프(23)의 길이(L3)는 75 내지 85 마이크로미터인 것이 바람직스럽다. As shown in FIGS. 2 and 3A and 3B, the width W3 of the bump 23 is formed to be narrower than the width W1 of the pad 21, and shown in FIGS. 2, 3A, and 3C. As shown, the length L3 of the bump 23 is formed longer than the length L1 of the pad 21. The width W3 of the bump 23 is preferably formed to be about 1/3 the size of the width W1 of the pad 21, and is formed to be 25 to 35 micrometers. The narrow width of the bumps 23 is to enable the bumps 23 to stably contact the pads (not shown) of the printed circuit board through the layers of the non-conductive paste (not shown). In addition, forming the length L3 of the bump 23 larger than the length of the pad L1 is used to extend the longitudinal direction to compensate for the reduction in the conductive area caused by the narrowness of the width W3 of the bump 23. will be. The length L3 of the bump 23 is preferably 75 to 85 micrometers.

범프(23)의 폭(W3)과 길이(L3)를 각각 30 마이크로미터와 80 마이크로미터로 가정할 경우에, 범프(23)가 인쇄 회로 기판의 패드(미도시)와 접촉할 수 있는 표면적은 2400 평방 마이크로미터이다. 실제에 있어서는 범프(23)가 접촉할 때 범프(23)의 단부가 변형될 수 있으므로 접촉 표면적이 더 증가하거나 또는 감소할 수 있으며, 평균적으로 2000 평방 마이크로미터 이상의 접촉 표면적을 가지게 된다. 실제에 있어서 2000 평방 마이크로미터 이상의 접촉 표면적은 도전성에 있어서 아무런 문제를 일으키지 않으며, 또한 본딩 접착력(bonding adhesion force)의 관점에서도 아무런 문제를 일으키지 않는다.Assuming that the width W3 and the length L3 of the bump 23 are 30 micrometers and 80 micrometers, respectively, the surface area that the bump 23 can contact with the pad (not shown) of the printed circuit board is 2400 square micrometers. In practice, the end of the bump 23 may be deformed when the bump 23 comes into contact, so that the contact surface area may further increase or decrease, with an average contact surface area of 2000 square micrometers or more. In practice, the contact surface area of more than 2000 square micrometers does not cause any problem in conductivity, nor does it cause any problem in terms of bonding adhesion force.

한편, 범프(23)의 높이(H3)는 인쇄 회로 기판의 만곡을 흡수할 수 있도록 설정되는 것이 바람직스럽다. 범프(23)가 적절한 높이를 가짐으로써 인쇄 회로 기판의 만곡에 따른 접촉 불량을 흡수할 수 있다. 범프(23)의 높이(H3)는 15 내지 25 마이크로미터인 것이 바람직스러우며, 이러한 경우에 인쇄 회로 기판의 곡률 반경이 5 내지 10 마이크로미터인 만곡을 흡수할 수 있다.On the other hand, it is preferable that the height H3 of the bump 23 is set so that the curvature of a printed circuit board can be absorbed. Since the bump 23 has an appropriate height, it is possible to absorb a poor contact due to the curvature of the printed circuit board. The height H3 of the bumps 23 is preferably 15 to 25 micrometers, in which case the curvature radius of the printed circuit board can absorb the curvature of 5 to 10 micrometers.

도 4 및, 도 5 에 도시된 것은 본 발명에 따른 플립칩 반도체 팩키지가 인쇄 회로 기판의 패드와 본딩되는 것을 도시하는 것으로서, 도 4 는 본딩되기 이전의 상태를 나타낸 것인 반면에, 도 5 는 본딩된 이후의 상태를 나타낸 것이다.4 and 5 illustrate that the flip chip semiconductor package according to the present invention is bonded with a pad of a printed circuit board, while FIG. 4 shows a state before bonding, while FIG. It shows the state after bonding.

도 4를 참조하면, 본 발명에 따른 플립칩 반도체 팩키지에 구비된 범프(23)는 인쇄 회로 기판(41)의 본딩 패드(42)와 대향하는 위치에 배치되어 있다. 인쇄 회로 기판(41)과 플립칩 반도체 팩키지 사이에는 비도전성 또는 도전성의 접합용 페이스트(43)가 개재되어 있다. Referring to FIG. 4, the bumps 23 provided in the flip chip semiconductor package according to the present invention are disposed at positions facing the bonding pads 42 of the printed circuit board 41. A non-conductive or conductive bonding paste 43 is interposed between the printed circuit board 41 and the flip chip semiconductor package.

도 5를 참조하면, 플립칩 반도체 팩키지의 범프(23)와 본딩 패드(42)는 서로 접합된 상태이다. 범프(23)의 단부는 본딩시의 압력에 의해 일부 변형된 상태로 도시되어 있다. 접합용 페이스트(43)는 플립칩 반도체 팩키지의 패시베이션(24)의 표면과 기판(41)의 표면 사이에서 접합력을 발생시킨다. 범프(23)는 위에서 설명된 바와 같이 좁은 폭(W3)을 가지고 있으므로 접합용 페이스트(43)를 보다 용이하게 관통하여 인쇄 회로 기판(41)의 패드(42)와 접촉할 수 있게 된다. Referring to FIG. 5, the bumps 23 and the bonding pads 42 of the flip chip semiconductor package are bonded to each other. The end of the bump 23 is shown partially deformed by the pressure at the time of bonding. The bonding paste 43 generates a bonding force between the surface of the passivation 24 of the flip chip semiconductor package and the surface of the substrate 41. Since the bumps 23 have a narrow width W3 as described above, the bumps 23 can more easily penetrate the bonding paste 43 and come into contact with the pads 42 of the printed circuit board 41.

본 발명에 따른 플립칩 반도체 팩키지는 범프의 형상이 패드의 노출 면적에 비해 좁고 긴 단면적을 구비함으로써 비도전성 또는 도전성으로 제공되는 접합용 페이스트를 용이하게 관통하여 인쇄 회로 기판의 패드에 본딩될 수 있다는 장점이 있다. 또한 범프의 단면적은 충분한 도전성 및, 본딩 접착력을 확보할 수 있으며, 상대적으로 저렴한 비도전성 페이스트를 이용한 본딩에서도 안정적이고 신뢰성 있는 본딩을 제공한다는 장점이 있다. 더욱이, 범프의 형상은 인쇄 회로 기판에서 통상적으로 발생되는 만곡을 흡수할 수 있다는 장점이 있다.The flip chip semiconductor package according to the present invention can be bonded to a pad of a printed circuit board by easily penetrating a bonding paste provided non-conductively or electrically by having a bump shape having a narrow and long cross-sectional area compared to an exposed area of the pad. There is an advantage. In addition, the cross-sectional area of the bump can secure sufficient conductivity and bonding adhesion, and provide a stable and reliable bonding even in bonding using a relatively inexpensive non-conductive paste. Moreover, the shape of the bumps has the advantage of being able to absorb the curvature typically occurring in printed circuit boards.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible therefrom. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

Claims (5)

적어도 일표면에 다수의 전극 패드를 가지는 반도체 칩과;A semiconductor chip having a plurality of electrode pads on at least one surface thereof; 상기 반도체 칩의 상기 전극패드의 일부를 포함하는 일표면 상에 형성된 패시베이션(passivation)과;Passivation formed on one surface including a portion of the electrode pad of the semiconductor chip; 상기 전극 패드상에 형성된 시이드 층과;A seed layer formed on the electrode pad; 상기 시이드 층이 형성된 전극 패드 상에 형성되며 단면 형상에 있어서 길이 방향에 대하여 폭방향이 작은 범프;를 구비한 반도체 팩키지. And a bump formed on the electrode pad on which the sheath layer is formed, the bump being small in the width direction with respect to the longitudinal direction in the cross-sectional shape. 제 1 항에 있어서,The method of claim 1, 상기 범프의 폭은 25 내지 35 마이크로미터이고, 상기 범프의 길이는 75 내지 85 마이크로미터로 형성되는 것을 특징으로 하는 반도체 팩키지.The bump has a width of 25 to 35 micrometers, the length of the bump is a semiconductor package, characterized in that formed in the 75 to 85 micrometers. 제 1 항에 있어서,The method of claim 1, 상기 범프의 높이는 15 내지 25 마이크로미터인 것을 특징으로 하는 반도체 팩키지. The height of the bump is a semiconductor package, characterized in that 15 to 25 micrometers. 제 1 항에 있어서,The method of claim 1, 상기 범프는 상기 패시베이션의 표면과 인쇄 회로 기판의 표면 사이에서 접합력을 제공하는 접합용 페이스트를 관통하여 인쇄 회로 기판의 패드와 접촉되는 것을 특징으로 하는 반도체 팩키지. Wherein the bump is in contact with a pad of the printed circuit board through a bonding paste that provides a bonding force between the surface of the passivation and the surface of the printed circuit board. 제 1 항에 있어서,The method of claim 1, 상기 범프는 Ti-W 재료로 형성된 상기 시이드 층의 상부에 전기 도금에 의해 패턴 형성된 것을 특징으로 하는 반도체 팩키지. And wherein the bumps are patterned by electroplating on top of the sheath layer formed of Ti-W material.
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