JP3582513B2 - Semiconductor device and its manufacturing method, circuit board, and electronic equipment - Google Patents

Semiconductor device and its manufacturing method, circuit board, and electronic equipment Download PDF

Info

Publication number
JP3582513B2
JP3582513B2 JP2001349143A JP2001349143A JP3582513B2 JP 3582513 B2 JP3582513 B2 JP 3582513B2 JP 2001349143 A JP2001349143 A JP 2001349143A JP 2001349143 A JP2001349143 A JP 2001349143A JP 3582513 B2 JP3582513 B2 JP 3582513B2
Authority
JP
Japan
Prior art keywords
bump
semiconductor device
joint
substrate
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001349143A
Other languages
Japanese (ja)
Other versions
JP2003152024A (en
Inventor
英男 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2001349143A priority Critical patent/JP3582513B2/en
Publication of JP2003152024A publication Critical patent/JP2003152024A/en
Application granted granted Critical
Publication of JP3582513B2 publication Critical patent/JP3582513B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which readily absorbs uneven height of bumps by permitting an interconnection pattern to readily enter the bumps and a method for manufacturing the same, and provide a circuit board and electronic equipment. SOLUTION: The semiconductor device is provided with a semiconductor chip 10 on which the bumps 14 are formed, and a substrate 20 for mounting the semiconductor chip 10, in which an interconnection 30 having bonding portions 32 to be connected to the bumps 14, respectively, is formed. Each of the bonding portions 32 is provided with a tapered part 37 in which an upper portion 34 of the bump 14 is made smaller than a base portion 36 of the substrate 20. The upper portion 34 of the bonding portion 32 is permitted to enter the bump 14.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
フリップチップ実装では、半導体チップに設けられたバンプと、基板に形成された配線パターンと、を電気的に接続する。例えば、バンプと配線パターンとを、導電フィラーを介在させて電気的に接続する方法が知られている。実装するときには、バンプ高さを均一にするために、半導体チップを押圧することによりバンプを変形させることが多い。
【０００３】
ところで、近年、装置の小型化及び高集積化に伴って、半導体チップの電極端子数が増加する傾向にある。これにより、バンプ数も増加するため、バンプ高さを均一にするためには、半導体チップをより大きい力で押圧する必要があった。そのため、半導体チップにダメージが加えられることがあった。
【０００４】
本発明は、この問題点を解決するためのものであり、その目的は、配線パターンがバンプに入り込みやすくすることで、簡単にバンプの高さのばらつきを吸収することができる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、バンプが形成された半導体チップと、
前記半導体チップが搭載され、前記バンプとの接合部を有する配線が形成された基板と、
を含み、
前記接合部には、前記基板側の基端部よりも、前記バンプ側の上端部が小さくなるテーパが付されており、
前記接合部を構成する材料は、前記バンプの材料よりも軟らかいものからなり、
前記接合部の前記上端部及び前記基端部は、前記バンプに入り込んでなり、
前記バンプは、前記接合部の周りの前記基板と接触してなる。
【０００６】
本発明によれば、接合部の上端部がバンプに入り込むことによって、バンプと配線との電気的な接続が図られている。接合部には、基端部よりも上端部が小さくなるテーパが付されているので、接合部がバンプに入り込みやすくなっている。すなわち、接合時にバンプが変形しやすくなっているので、バンプの高さのばらつきが簡単に吸収される。
【０００７】
（２）この半導体装置において、
前記接合部は、前記バンプの範囲内で突起して形成されてもよい。
【０００８】
これによれば、接合部の上端部がバンプよりも小さいので、より一層、上端部をバンプに入り込みやすくすることができる。
【０００９】
（３）この半導体装置において、
前記接合部は、ほぼ同一の縦断面が連続する線状に形成されてもよい。
【００１０】
これによれば、接合部の上端部をバンプに入り込みやすくし、かつ、バンプと接合部との接触面積を大きくすることができる。
【００１１】
（４）この半導体装置において、
前記接合部は、前記上端部が尖って形成され、
前記接合部の前記上端部が、前記バンプに突き刺さってもよい。
【００１２】
これによれば、接合部の上端部をバンプに突き刺すので、より一層、上端部をバンプに入り込みやすくすることができる。
【００１３】
（５）この半導体装置において、
前記配線は、前記接合部に接続されるラインを有し、
前記接合部は、前記ラインの幅と同じ幅で形成されてもよい。
【００１４】
（６）この半導体装置において、
前記配線は、前記接合部に接続されるラインを有し、
前記接合部は、前記ラインの幅よりも、小さい幅で形成されてもよい。
【００１５】
（７）この半導体装置において、
前記配線は、前記接合部に接続されるラインを有し、
前記接合部は、前記ラインの幅よりも、大きい幅で形成されてもよい。
【００１６】
（８）この半導体装置において、
前記バンプは、ボールバンプであってもよい。
【００１７】
（９）この半導体装置において、
導電フィラーが含有され、前記半導体チップと前記基板とを接着する接着剤をさらに含み、
前記導電フィラーは、前記バンプと前記接合部との間に介在してもよい。
【００１８】
（１０）本発明に係る回路基板は、上記半導体装置が実装されてなる。
【００１９】
（１１）本発明に係る電子機器は、上記半導体装置を有する。
【００２０】
（１２）本発明に係る半導体装置の製造方法は、バンプが形成された半導体チップを、配線が形成された基板に実装することを含み、
前記配線は、前記バンプとの接合部を有し、
前記接合部には、前記基板側の基端部よりも、前記バンプ側の上端部が小さくなるテーパが付されており、
前記接合部を構成する材料は、前記バンプの材料よりも軟らかいものからなり、
前記実装工程で、前記接合部の前記上端部及び前記基端部を、前記バンプに入り込ませて、前記バンプを前記接合部の周りの前記基板と接触させる。
【００２１】
本発明によれば、接合部の上端部をバンプに入り込ませることによって、バンプと配線との電気的な接続を図る。接合部には、基端部よりも上端部が小さくなるテーパが付されているので、接合部をバンプに入り込ませやすくすることができる。すなわち、バンプを変形させやすくすることができるので、バンプの高さのばらつきを簡単に吸収することができる。
【００２２】
（１３）この半導体装置の製造方法において、
前記接合部は、前記バンプの範囲内で突起して形成され、
前記実装工程で、前記接合部の前記上端部を、前記バンプの中央部に入り込ませてもよい。
【００２３】
これによれば、接合部の上端部がバンプよりも小さいので、より一層、上端部をバンプに入り込ませやすくすることができる。
【００２４】
（１４）この半導体装置の製造方法において、
前記接合部は、ほぼ同一の縦断面が連続する線状に形成され、
前記実装工程で、前記接合部の前記上端部を、前記バンプに交わるように入り込ませてもよい。
【００２５】
これによれば、接合部の上端部をバンプに入り込ませやすくし、かつ、バンプと接合部との接触面積を大きくすることができる。
【００２６】
（１５）この半導体装置の製造方法において、
前記接合部は、前記上端部が尖って形成され、
前記実装工程で、前記接合部の前記上端部を、前記バンプに突き刺してもよい。
【００２７】
これによれば、接合部の上端部をバンプに突き刺すので、より一層、上端部をバンプに入り込ませやすくすることができる。
【００２８】
（１６）この半導体装置の製造方法において、
前記実装工程で、
前記半導体チップと前記基板との間に、導電フィラーが含有された接着剤を設け、
前記導電フィラーを、前記バンプと前記接合部との間に介在させてもよい。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００３０】
（第１の実施の形態）
図１〜図３は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。図１は、本実施の形態に係る半導体装置の断面図である。図２は、図１のＩＩ‐ＩＩ線断面図であり、配線３０の長手方向の軸線に沿った断面を示している。なお、図３は、配線３０の平面図である。
【００３１】
半導体装置１は、半導体チップ１０と、基板２０と、を含む。半導体チップ１０は、基板２０にフェースダウン実装されている。
【００３２】
半導体チップ１０は、直方体であることが多いがその形状は限定されず、例えば球状であってもよい。半導体チップ１０は、複数のパッド１２を有する。パッド１２は、半導体チップ１０に形成された回路素子の外部電極であり、アルミニウム又は銅などで薄く形成される。複数のパッド１２は、半導体チップ１０の回路素子が形成された面に形成される。詳しくは、パッド１２は、半導体チップ１０の面の端部（例えば対向する２辺に沿った端部）に形成されることが多い。
【００３３】
各パッド１２には、バンプ１４が設けられることが多い。バンプ１４は、ボールバンプ法で形成されてもよい。ボールバンプ法では、キャピラリに挿通したワイヤの先端に、電気トーチによってボールを形成し、該キャピラリを操作して該ボールをパッド１２上にボンディングすることが行われる。そして、ボンディング後のボールを、ワイヤから切断してパッド１２上に残す。その後、半導体チップ１０上の複数のボールを一括してレベリング（押圧）して、バンプ１４を形成する。図１に示すように、このようにして得られたバンプ１４は、半導体チップ１０側の基端部の径よりも、上端部１５の径が小さく形成されることが多い。そして、上端部１５は、比較的平らに形成されることが多い。本実施の形態では、バンプ１４の上端部１５に、後述する配線の接合部が入り込みやすくなるようになっている。なお、バンプ１４は、電気メッキ法、無電解メッキ法などで形成されてもよい。
【００３４】
バンプ１４の高さは、限定されないが、例えば、約３５〜４５μｍであってもよい。なお、バンプ１４の形状も上述に限定されるものではない。
【００３５】
半導体チップ１０には、パッド１２の少なくとも一部を避けて、パッシベーション膜１６が形成されることが多い。パッシベーション膜１６は、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂などで形成することができる。
【００３６】
基板２０は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。有機系の材料から形成された基板２０として、例えばポリイミド樹脂からなるフレキシブル基板が挙げられる。また、無機系の材料から形成された基板２０として、例えばセラミック基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。なお、基板２０として、多層基板やビルドアップ型基板を用いてもよい。
【００３７】
図２に示すように、基板２０には、複数の配線３０が形成されている。各配線３０が所定の形状に引き廻されることによって、基板２０上に配線パターンが形成される。
【００３８】
各配線３０は、バンプ１４との接合部３２と、接合部３２に接続されるライン３８と、を有する。接合部３２は、配線３０のパッドであり、配線３０の端部に設けられることが多い。接合部３２及びライン３８は、同一材料で形成してもよく、エッチングなどで一体的に形成してもよい。配線３０は、例えば、ニッケル（Ｎｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、銅（Ｃｕ）のうちいずれか１つ又は複数の材料で形成してもよい。その場合、配線３０（特に接合部３２）は、ハンダ、スズ、金、ニッケルなどでメッキされていることが好ましい。あるいは、接合部３２及びライン３８は、それぞれ異なる材料で形成してもよい。
【００３９】
基板２０には、接合部３２を避けて、ライン３８を覆う絶縁層（図示しない）が設けられることが多い。すなわち、絶縁層が設けられる場合、接合部３２は、バンプ１４との電気的な接続を確保するために露出される。なお、絶縁層として、例えば、ソルダレジストが挙げられる。
【００４０】
図１及び図２に示すように、接合部３２は、バンプ１４側の上端部３４と、基板２０側の基端部３６と、からなる。上端部３４は、バンプ１４に入り込み、基端部３６は、基板２０に支持されている。接合部３２の上端部３４は、例えば、約１０μｍの深さでバンプ１４に入り込んでもよい。この程度、接合部３２がバンプ１４に入り込めば、接合部３２とバンプ１４との横方向の位置ずれを効果的に防止することができる。あるいは、接合部３２の上端部３４だけでなく、基端部３６もバンプ１４に入り込んでもよい。その場合、バンプ１４の上端部１５は、接合部３４の周りの基板２０の部分と接触してもよい。すなわち、接合部３２がバンプ１４で覆われてもよい。
【００４１】
接合部３２は、基板２０から突起して形成されることが好ましい。例えば、基端部３６から上端部３４までの高さ（接合部３２の高さ）は、約１５〜２５μｍ（好ましくは約２０μｍ）であってもよい。また、接合部３２には、基端部３６よりも、上端部３４が小さくなるテーパ３７が付されている。すなわち、上端部３４と基端部３６とを接続する側部は、上端部３４の頂上が小さくなるように傾斜している。こうすることで、上端部３４がバンプ１４に入り込みやすくなる。
【００４２】
本実施の形態では、接合部３２は、基板２０の平面視において、バンプ１４の範囲内に含まれるように突起している。詳しくは、接合部３２は、錐台形状をなしている。例えば、図１〜図３に示すように、接合部３２は、角錐台形状をなしてもよく、あるいは円錐台形状をなしてもよい。接合部３２の上端部３４の径は、バンプ１４の上端部１５の径よりも小さい。すなわち、接合部３２の上端部３４は、半導体チップ１０の平面視からみて、バンプ１４の上端部１５の範囲内で面接触する。こうすることで、接合部３２がバンプ１４に入り込みやすくなる。なお、本実施の形態では、図２に示すように、ライン３８は、接合部３２よりも低く形成されている。
【００４３】
図３に示すように、接合部３２の上端部３４は、半導体チップ１０の平面視において、バンプ１４の上端部１５の中央部に入り込むことが好ましい。言い換えると、バンプ１４の上端部１５には、中央部に穴（凹部）が形成される。こうすることで、それぞれの接合部３２をいずれかのバンプ１４に入り込ませたときに、各バンプ１４において変形する量がほぼ均一になる。したがって、バンプ高さのばらつきを確実に吸収することができる。
【００４４】
接合部３２を構成する材料は、バンプ１４を構成する材料よりも硬いものを使用してもよい。あるいは、接合部３２を構成する材料は、バンプ１４の材料よりも軟らかいものを使用してもよい。その場合には、接合部３２との接合時に、バンプ１４が変形しやすくなるように、接合前にバンプ１４を少しだけ変形させるようにレベリングの押圧力を小さくすればよい。
【００４５】
図３に示すように、接合部３２は、ライン３８の幅と同じ幅で形成されてもよい。すなわち、配線３０が同一幅で引き廻されてもよい。その場合、配線３０の幅は、バンプ１４の上端部１５の幅よりも小さくてもよいし、あるいは大きくてもよい。前者の場合には、テーパ３７のテーパ角度が小さくても、接合部３２の上端部３４の幅を、バンプ１４の上端部１５の幅よりも小さくすることができるので、接合部３２の上端部３４を簡単にバンプ１４に入り込ませることができる。
【００４６】
このような配線３０は、エッチング、スパッタ、メッキ処理などで形成することができる。例えば、エッチングを適用する場合には、導電箔を基板２０に貼り付け、フォトリソグラフィを適用し、マスクから露出する部分をエッチングする。本実施の形態では、接合部３２を除き、ライン３８をハーフエッチングによって薄くする。例えば、１度目のエッチングで、配線３０を接合部３２の高さと同じ高さに形成した後に、２度目のエッチングで、接合部３２を残してライン３８をさらにエッチングする方法を適用してもよい。
【００４７】
半導体チップ１０と基板２０とは、接着剤２２によって接着されている。接着剤２２は、半導体装置に加えられる熱ストレスなどの応力を緩和するアンダーフィル材であってもよい。接着剤２２には、図示しない導電フィラーが含有されてもよい。すなわち、接着剤２２は、異方性導電材料であってもよい。異方性導電材料は、熱硬化性の樹脂であってもよいし、熱可塑性の樹脂であってもよい。異方性導電材料の例として、異方性導電膜（ＡＣＦ）又は異方性導電ペースト（ＡＣＰ）が挙げられる。
【００４８】
図示しない導電フィラーは、バンプ１４と接合部３２との間に介在する。すなわち、導電フィラーもバンプ１４に入り込んで、バンプ１４の上端部１５と、接合部３２の上端部３４と、の間で押し潰される。これによれば、導電フィラーがバンプ１４の内側に取り込まれるので、電気的な接続信頼性が向上する。
【００４９】
本実施の形態に係る半導体装置によれば、接合部３２の上端部３４がバンプ１４に入り込むことによって、バンプ１４と配線３０との電気的な接続が図られている。接合部３２には、基端部３６よりも上端部３４が小さくなるテーパ３７が付されているので、接合部３２がバンプ１４に入り込みやすくなっている。すなわち、接合時にバンプ１４が変形しやすくなっているので、バンプ１４の高さのばらつきが簡単に吸収される。
【００５０】
本実施の形態に係る半導体装置は、上述のように構成されており、次に、図４（Ａ）及び図４（Ｂ）を参照して、本実施の形態に係る半導体装置の製造方法を説明する。なお、上述の構成で説明した内容及び効果と重複する部分は省略する。
【００５１】
半導体チップ１０は、基板２０にフェースダウン実装される。図４（Ａ）に示すように、基板２０をステージ４０に配置する。基板２０には、接着剤２２が設けられる。接着剤２２は、液状又はゲル状で用意してもよく、シート状で用意してもよい。接着剤２２は、図示するように基板２０上に設けてもよく、あるいは半導体チップ１０に設けてもよい。
【００５２】
半導体チップ１０は、パッド１２（バンプ１４）が形成された面を基板２０に向けて配置される。すなわち、ツール４２によって、半導体チップ１０におけるパッド１２が形成された面とは反対の面を、基板２０の方向に押圧する。
【００５３】
図４（Ｂ）に示すように、ツール４２を半導体チップ１０に向けて下降させ、半導体チップ１０を基板２０の方向に押圧する。例えば、ツール４２で１０〜２０秒程度、半導体チップ１０を押圧する。接着剤２２が熱エネルギーによって接着力が発現する性質を有する場合には、押圧しながら半導体チップ１０を加熱する。
【００５４】
半導体チップ１０を基板２０に押圧すると、基板２０の接合部３２は、バンプ１４に入り込む。接合部３２には、上述のように上端部３４が小さくなるテーパ３７が付されているので、接合部３２をバンプ１４に簡単に入り込ませることができる。すなわち、バンプ１４を変形しやすくして、バンプ１４の高さの調整を簡単にできるようになっている。なお、接合部３２の上端部３４は、バンプ１４の中央部に入り込むことが好ましい。
【００５５】
こうして、半導体装置を製造することができる。本実施の形態に係る半導体装置の製造方法によれば、接合部３２の上端部３４をバンプ１４に入り込ませることによって、バンプ１４と配線３０との電気的な接続を図る。接合部３２には、基端部３６よりも上端部３４が小さくなるテーパ３７が付されているので、接合部３２をバンプ１４に入り込ませやすくすることができる。すなわち、バンプ１４を変形させやすくすることができるので、バンプ１４の高さのばらつきを簡単に吸収することができる。特に、半導体チップ１０のパッド１２が多数の場合（いわゆる多ピンの場合）には、パッド１２上のバンプ１４を変形させるために大きい押圧力を必要とするが、本実施の形態によればより小さい押圧力で半導体チップ１０の各バンプ１４の高さを均一にすることができる。
【００５６】
（第２の実施の形態）
図５〜図７は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。図５は、本実施の形態に係る半導体装置の断面図である。図６は、図５のVI‐VI線断面図であり、配線５０の長手方向の軸線に沿った断面を示している。図７は、配線５０の平面図である。なお、本実施の形態では、上述の実施の形態で説明した内容のうち、いずれかを選択的に適用することができる。
【００５７】
本実施の形態では、配線５０は、バンプ１４との接合部５２と、接合部５２に接続されるライン５８と、を有する。図７に示すように、接合部５２は、ライン５８の幅よりも大きい幅で形成されている。すなわち、接合部５２は、基板２０の平面視において、ランド状に形成されてもよい。
【００５８】
接合部５２は、バンプ１４側の上端部５４と、基板２０側の基端部５６と、からなる。基端部５６の径（ランドの径）は、図５に示すようにバンプ１４の径よりも大きくてもよいし、あるいは小さくてもよい。接合部５２は、複数段を有する形状で形成されてもよい。例えば、図５に示す例では、接合部５２は、基板２０上で平らに広がる部分と、その部分よりも小さい径で突起する錐台形状と、で構成される。そして、錐台形状の基端部から上端部にかけて、テーパ５７が付されている。テーパ５７は、錐台形状の基端部よりも上端部が小さくなるように付されることが好ましい。
【００５９】
接合部５２の上端部５４は、バンプ１４に入り込む。図５及び図６に示すように、バンプ１４の上端部１５は、接合部５２のうち、基板２０上で平らに広がるランドの外周から、間隔をあけて上方に配置されてもよい。すなわち、接合部５２の錐台形状の一部のみが、バンプ１４に入り込んでもよい。あるいは、接合部５２の錐台形状の全部が、バンプ１４に入り込んでもよい。なお、錐台形状は、円錐台形状又は角錐台形状のいずれであってもよい。
【００６０】
本実施の形態においても、上述の実施の形態で説明した効果を達成することができる。
【００６１】
（第３の実施の形態）
図８〜図９（Ｂ）は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。図８は、本実施の形態に係る半導体装置の断面図であり、詳しくは、配線６０の長手方向の軸線に沿った断面図である。図９（Ａ）は、配線６０の平面図であり、図９（Ｂ）は、本実施の形態の変形例に係る半導体装置の配線７０の平面図である。なお、図８とは異なる方向の断面図（配線の長手方向の軸線とは垂直な線に沿った断面図）が、上述の実施の形態で説明した図１に相当する。
【００６２】
本実施の形態においても、上述の実施の形態で説明した内容のうち、いずれかを選択的に適用することができる。
【００６３】
図８及び図９（Ａ）に示すように、本実施の形態では、配線６０は、バンプ１４との接合部６２と、接合部６２に接続されるライン６８と、を有する。図９（Ａ）に示すように、接合部６２は、ライン６８の幅と同じ幅で形成されてもよい。
【００６４】
接合部６２は、バンプ１４側の上端部６４と、基板２０側の基端部６６と、からなる。接合部６２は、ほぼ同一の縦断面が連続する線状に形成され、幅方向の側部にテーパ（図示しない）が付されている。テーパは、接合部６２の基端部６６よりも、上端部６４が細長くなるように形成され、接合部６２の縦断面は角錐台形状をなしている（図１参照）。なお、図８及び図９（Ａ）に示すように、接合部６２だけでなく、配線６０の全体がほぼ同一の縦断面が連続する線状に形成されてもよい。
【００６５】
接合部６２の上端部６４は、バンプ１４に交わるように入り込んでいる。すなわち、細長く形成された上端部６４が、バンプ１４の溝に嵌め込まれている。こうすることで、接合部６２の上端部６４をバンプ１４に入り込みやすくし、かつ、バンプ１４と接合部６２との接触面積を大きくすることができる。
【００６６】
本実施の形態に係る変形例として、図９（Ｂ）に示すように、配線７０の接合部７２は、ライン７８の幅よりも小さい幅で形成されてもよい。こうすることで、配線７０の設計の都合上、ライン７８の幅を大きくする場合であっても、接合部７２の上端部７４の幅を、簡単に、バンプ１４の上端部１５の幅よりも小さくすることができる。すなわち、接合部７２の基端部から、上端部７４にかけて付されるテーパ角度が小さくても、接合部７２の上端部７４をバンプ１４に簡単に入り込ませることができる。
【００６７】
なお、本変形例は、第１の実施の形態に適用してもよい。すなわち、接合部７２は、基板２０の平面視において、バンプ１４の範囲内で突起して形成されてもよい。詳しくは、接合部７２は、錐台形状をなしてもよい。
【００６８】
本実施の形態においても、上述の実施の形態で説明した効果を達成することができる。
【００６９】
（第４の実施の形態）
図１０は、本発明を適用した第４の実施の形態に係る半導体装置を示す図である。詳しくは、図１０は、半導体装置における、配線の長手方向の軸線とは垂直な線に沿った断面図である。本実施の形態で説明する内容は、これまでに説明した全ての形態に適用することが可能である。
【００７０】
図１０に示すように、本実施の形態では、配線の接合部８２は、バンプ１４側の上端部８４と、基板２０側の基端部８６と、を有し、上端部８４が尖って形成されている。詳しくは、図１０に示すように、接合部８２は、断面において上端の方向に尖鋭の形状、例えば三角形に形成されてもよい。こうすることで、接合部８２の上端部８４をバンプ１４に突き刺すことができる。したがって、より一層、接合部８２をバンプ１４に入り込ませやすくすることができる。
【００７１】
本実施の形態において、その他の配線の形態は、上述に説明した内容のうちいずれかを選択的に適用することができる。なお、本実施の形態においても、上述の実施の形態で説明した効果を達成することができる。
【００７２】
図１１には、本発明を適用した実施の形態に係る半導体装置１を実装した回路基板１００が示されている。回路基板１００には、例えば、ガラスエポキシ基板などの有機系基板を使用することが一般的である。回路基板１００には、銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置の外部端子とを機械的に接続することでそれらの電気的導通を図る。
【００７３】
そして、本発明を適用した半導体装置を有する電子機器として、図１２には、ノート型パーソナルコンピュータ２００、図１３には携帯電話３００が示されている。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図２】図２は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図３】図３は、本発明を適用した第１の実施の形態に係る半導体装置の配線を示す図である。
【図４】図４（Ａ）及び図４（Ｂ）は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図５】図５は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図６】図６は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図７】図７は、本発明を適用した第２の実施の形態に係る半導体装置の配線を示す図である。
【図８】図８は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。
【図９】図９（Ａ）及び図９（Ｂ）は、本発明を適用した第３の実施の形態に係る半導体装置の配線を示す図である。
【図１０】図１０は、本発明を適用した第４の実施の形態に係る半導体装置を示す図である。
【図１１】図１１は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図１２】図１２は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図１３】図１３は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
１０ 半導体チップ
１４ バンプ
２０ 基板
２２ 接着剤
３０ 配線
３２ 接合部
３４ 上端部
３６ 基端部
３７ テーパ
３８ ライン
５０ 配線
５２ 接合部
５４ 上端部
５６ 基端部
５７ テーパ
５８ ライン
６０ 配線
６２ 接合部
６４ 上端部
６６ 基端部
６８ ライン
７０ 配線
７２ 接合部
７４ 上端部
７８ ライン
８２ 接合部
８４ 上端部
８６ 基端部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, a circuit board, and an electronic device.
[0002]
BACKGROUND OF THE INVENTION
In flip-chip mounting, a bump provided on a semiconductor chip is electrically connected to a wiring pattern formed on a substrate. For example, a method of electrically connecting a bump and a wiring pattern with a conductive filler interposed is known. In mounting, bumps are often deformed by pressing a semiconductor chip in order to make the bump height uniform.
[0003]
By the way, in recent years, the number of electrode terminals of a semiconductor chip tends to increase with miniaturization and high integration of devices. As a result, the number of bumps increases, and it is necessary to press the semiconductor chip with a larger force in order to make the bump height uniform. Therefore, the semiconductor chip may be damaged.
[0004]
An object of the present invention is to solve this problem. An object of the present invention is to provide a semiconductor device capable of easily absorbing variations in bump height by making it easy for a wiring pattern to enter a bump, and manufacturing the same. A method, a circuit board, and an electronic device are provided.
[0005]
[Means for Solving the Problems]
(1) A semiconductor device according to the present invention includes: a semiconductor chip on which bumps are formed;
A substrate on which the semiconductor chip is mounted and on which a wiring having a joint with the bump is formed;
Including
The joining portion is tapered such that the upper end portion on the bump side is smaller than the base end portion on the substrate side,
The material forming the bonding portion is made of a material softer than the material of the bump,
The upper end portion and the base end portion of the joining portion are penetrated into the bump,
The bump is in contact with the substrate around the joint.
[0006]
According to the present invention, an electrical connection between the bump and the wiring is achieved by the upper end of the joining portion entering the bump. Since the joining portion is tapered such that the upper end portion is smaller than the base end portion, the joining portion can easily enter the bump. That is, since the bumps are easily deformed at the time of bonding, variations in the height of the bumps are easily absorbed.
[0007]
(2) In this semiconductor device,
The bonding portion may be formed to protrude within a range of the bump.
[0008]
According to this, since the upper end of the joint is smaller than the bump, the upper end can be more easily inserted into the bump.
[0009]
(3) In this semiconductor device,
The joint may be formed in a linear shape having substantially the same longitudinal section.
[0010]
According to this, the upper end of the joint can easily enter the bump, and the contact area between the bump and the joint can be increased.
[0011]
(4) In this semiconductor device,
The joint is formed such that the upper end is pointed,
The upper end of the joint may pierce the bump.
[0012]
According to this, since the upper end of the joint is pierced into the bump, the upper end can be more easily inserted into the bump.
[0013]
(5) In this semiconductor device,
The wiring has a line connected to the junction,
The junction may be formed to have the same width as the line.
[0014]
(6) In this semiconductor device,
The wiring has a line connected to the junction,
The junction may be formed with a width smaller than the width of the line.
[0015]
(7) In this semiconductor device,
The wiring has a line connected to the junction,
The junction may be formed to have a width larger than the width of the line.
[0016]
(8) In this semiconductor device,
The bump may be a ball bump.
[0017]
(9) In this semiconductor device,
The conductive filler is contained, further comprising an adhesive for bonding the semiconductor chip and the substrate,
The conductive filler may be interposed between the bump and the joint.
[0018]
(10) A circuit board according to the present invention has the above-described semiconductor device mounted thereon.
[0019]
(11) An electronic apparatus according to the present invention includes the above-described semiconductor device.
[0020]
(12) A method of manufacturing a semiconductor device according to the present invention includes mounting a semiconductor chip on which bumps are formed on a substrate on which wiring is formed,
The wiring has a joint with the bump,
The joining portion is tapered such that the upper end portion on the bump side is smaller than the base end portion on the substrate side,
The material forming the bonding portion is made of a material softer than the material of the bump,
In the mounting step, the upper end portion and the base end portion of the joining portion are inserted into the bump, and the bump is brought into contact with the substrate around the joining portion.
[0021]
According to the present invention, electrical connection between the bump and the wiring is achieved by making the upper end portion of the joining portion enter the bump. Since the joining portion is tapered such that the upper end portion is smaller than the base end portion, the joining portion can be easily inserted into the bump. That is, since the bumps can be easily deformed, variations in the height of the bumps can be easily absorbed.
[0022]
(13) In this method of manufacturing a semiconductor device,
The bonding portion is formed to protrude within the range of the bump,
In the mounting step, the upper end of the joint may be inserted into a center of the bump.
[0023]
According to this, since the upper end of the joint is smaller than the bump, the upper end can be more easily inserted into the bump.
[0024]
(14) In this method of manufacturing a semiconductor device,
The joining portion is formed in a linear shape having substantially the same vertical cross section,
In the mounting step, the upper end of the joint may be inserted so as to cross the bump.
[0025]
According to this, it is possible to easily make the upper end portion of the bonding portion enter the bump and increase the contact area between the bump and the bonding portion.
[0026]
(15) In this method of manufacturing a semiconductor device,
The joint is formed such that the upper end is pointed,
In the mounting step, the upper end of the joint may be pierced into the bump.
[0027]
According to this, since the upper end of the joint is pierced into the bump, the upper end can be more easily inserted into the bump.
[0028]
(16) In this method of manufacturing a semiconductor device,
In the mounting step,
Providing an adhesive containing a conductive filler between the semiconductor chip and the substrate,
The conductive filler may be interposed between the bump and the joint.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention is not limited to the following embodiments.
[0030]
(First Embodiment)
1 to 3 are views showing a semiconductor device according to a first embodiment to which the present invention is applied. FIG. 1 is a cross-sectional view of the semiconductor device according to the present embodiment. FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1 and shows a cross section of the wiring 30 along the longitudinal axis. FIG. 3 is a plan view of the wiring 30.
[0031]
The semiconductor device 1 includes a semiconductor chip 10 and a substrate 20. The semiconductor chip 10 is mounted face-down on the substrate 20.
[0032]
The semiconductor chip 10 is often a rectangular parallelepiped, but the shape is not limited, and may be, for example, a spherical shape. The semiconductor chip 10 has a plurality of pads 12. The pad 12 is an external electrode of a circuit element formed on the semiconductor chip 10, and is thinly formed of aluminum or copper. The plurality of pads 12 are formed on a surface of the semiconductor chip 10 on which circuit elements are formed. Specifically, the pad 12 is often formed at an end of the surface of the semiconductor chip 10 (for example, an end along two opposing sides).
[0033]
Each pad 12 is often provided with a bump 14. The bump 14 may be formed by a ball bump method. In the ball bump method, a ball is formed at the tip of a wire inserted through a capillary by an electric torch, and the capillary is operated to bond the ball onto the pad 12. The ball after bonding is cut from the wire and left on the pad 12. Thereafter, the plurality of balls on the semiconductor chip 10 are collectively leveled (pressed) to form the bumps 14. As shown in FIG. 1, the diameter of the upper end portion 15 of the bump 14 thus obtained is often smaller than the diameter of the base end portion on the semiconductor chip 10 side. The upper end 15 is often formed relatively flat. In the present embodiment, a bonding portion of a wiring described later easily enters the upper end portion 15 of the bump 14. The bumps 14 may be formed by an electroplating method, an electroless plating method, or the like.
[0034]
The height of the bump 14 is not limited, but may be, for example, about 35 to 45 μm. The shape of the bump 14 is not limited to the above.
[0035]
The semiconductor chip 10 is often formed with a passivation film 16 avoiding at least a part of the pad 12. The passivation film 16 can be formed of SiO 2 , SiN, polyimide resin, or the like.
[0036]
The substrate 20 may be formed of any of an organic or inorganic material, and may be formed of a composite structure thereof. As the substrate 20 formed of an organic material, for example, a flexible substrate made of a polyimide resin is exemplified. Further, as the substrate 20 formed of an inorganic material, for example, a ceramic substrate or a glass substrate can be used. As a composite structure of an organic material and an inorganic material, for example, a glass epoxy substrate can be given. Note that, as the substrate 20, a multilayer substrate or a build-up type substrate may be used.
[0037]
As shown in FIG. 2, a plurality of wirings 30 are formed on the substrate 20. A wiring pattern is formed on the substrate 20 by drawing each wiring 30 into a predetermined shape.
[0038]
Each wiring 30 has a joint 32 with the bump 14 and a line 38 connected to the joint 32. The joint 32 is a pad of the wiring 30 and is often provided at an end of the wiring 30. The joint 32 and the line 38 may be formed of the same material, or may be formed integrally by etching or the like. The wiring 30 may be formed of, for example, any one or more of nickel (Ni), chromium (Cr), titanium (Ti), tungsten (W), platinum (Pt), and copper (Cu). Good. In this case, it is preferable that the wiring 30 (particularly, the bonding portion 32) is plated with solder, tin, gold, nickel, or the like. Alternatively, the joint 32 and the line 38 may be formed of different materials.
[0039]
The substrate 20 is often provided with an insulating layer (not shown) that covers the line 38, avoiding the joint 32. That is, when the insulating layer is provided, the bonding portion 32 is exposed to secure an electrical connection with the bump 14. In addition, a solder resist is mentioned as an insulating layer, for example.
[0040]
As shown in FIGS. 1 and 2, the joining portion 32 includes an upper end portion 34 on the bump 14 side and a base end portion 36 on the substrate 20 side. The upper end portion 34 enters the bump 14, and the base end portion 36 is supported by the substrate 20. The upper end 34 of the joint 32 may penetrate the bump 14 at a depth of, for example, about 10 μm. If the bonding portion 32 enters the bump 14 to this extent, the lateral displacement between the bonding portion 32 and the bump 14 can be effectively prevented. Alternatively, not only the upper end 34 of the joint 32 but also the base 36 may enter the bump 14. In that case, the upper end 15 of the bump 14 may contact a portion of the substrate 20 around the joint 34. That is, the joint 32 may be covered with the bump 14.
[0041]
It is preferable that the bonding portion 32 is formed so as to protrude from the substrate 20. For example, the height from the base end 36 to the upper end 34 (the height of the joint 32) may be about 15 to 25 μm (preferably about 20 μm). Further, the joining portion 32 is provided with a taper 37 in which the upper end portion 34 is smaller than the base end portion 36. That is, the side part connecting the upper end part 34 and the base end part 36 is inclined such that the top of the upper end part 34 becomes smaller. This makes it easier for the upper end portion 34 to enter the bump 14.
[0042]
In the present embodiment, the bonding portion 32 projects so as to be included in the range of the bump 14 in a plan view of the substrate 20. Specifically, the joint 32 has a frustum shape. For example, as shown in FIGS. 1 to 3, the joint portion 32 may have a truncated pyramid shape, or may have a truncated cone shape. The diameter of the upper end 34 of the joint 32 is smaller than the diameter of the upper end 15 of the bump 14. That is, the upper end portion 34 of the bonding portion 32 makes surface contact within the range of the upper end portion 15 of the bump 14 when viewed in a plan view of the semiconductor chip 10. This makes it easier for the joint 32 to enter the bump 14. In the present embodiment, as shown in FIG. 2, the line 38 is formed lower than the joint 32.
[0043]
As shown in FIG. 3, it is preferable that the upper end 34 of the bonding portion 32 enter the center of the upper end 15 of the bump 14 in a plan view of the semiconductor chip 10. In other words, a hole (recess) is formed at the center of the upper end 15 of the bump 14. By doing so, when each of the joining portions 32 enters one of the bumps 14, the amount of deformation of each of the bumps 14 becomes substantially uniform. Therefore, variations in bump height can be reliably absorbed.
[0044]
The material forming the bonding portion 32 may be harder than the material forming the bump 14. Alternatively, the material forming the bonding portion 32 may be softer than the material of the bump 14. In this case, the pressing force of the leveling may be reduced so that the bumps 14 are slightly deformed before joining so that the bumps 14 are easily deformed at the time of joining with the joining portion 32.
[0045]
As shown in FIG. 3, the joining portion 32 may be formed with the same width as the width of the line 38. That is, the wiring 30 may be routed with the same width. In that case, the width of the wiring 30 may be smaller or larger than the width of the upper end 15 of the bump 14. In the former case, even if the taper angle of the taper 37 is small, the width of the upper end 34 of the joint 32 can be made smaller than the width of the upper end 15 of the bump 14. 34 can easily enter the bump 14.
[0046]
Such a wiring 30 can be formed by etching, sputtering, plating, or the like. For example, when etching is applied, a conductive foil is attached to the substrate 20, photolithography is applied, and a portion exposed from the mask is etched. In the present embodiment, the line 38 is thinned by half etching except for the joint 32. For example, a method in which the wiring 30 is formed at the same height as the height of the bonding portion 32 in the first etching, and then the line 38 is further etched leaving the bonding portion 32 in the second etching may be applied. .
[0047]
The semiconductor chip 10 and the substrate 20 are bonded by an adhesive 22. The adhesive 22 may be an underfill material that relieves stress such as thermal stress applied to the semiconductor device. The adhesive 22 may contain a conductive filler (not shown). That is, the adhesive 22 may be an anisotropic conductive material. The anisotropic conductive material may be a thermosetting resin or a thermoplastic resin. Examples of the anisotropic conductive material include an anisotropic conductive film (ACF) or an anisotropic conductive paste (ACP).
[0048]
The conductive filler (not shown) is interposed between the bump 14 and the joint 32. That is, the conductive filler also enters the bump 14 and is crushed between the upper end 15 of the bump 14 and the upper end 34 of the joint 32. According to this, since the conductive filler is taken into the inside of the bump 14, the electrical connection reliability is improved.
[0049]
According to the semiconductor device of the present embodiment, the upper end 34 of the joint 32 enters the bump 14, so that the bump 14 is electrically connected to the wiring 30. Since the joining portion 32 is provided with a taper 37 in which the upper end portion 34 is smaller than the base end portion 36, the joining portion 32 can easily enter the bump 14. That is, since the bumps 14 are easily deformed at the time of joining, variations in the height of the bumps 14 are easily absorbed.
[0050]
The semiconductor device according to the present embodiment is configured as described above. Next, with reference to FIGS. 4A and 4B, a method for manufacturing the semiconductor device according to the present embodiment will be described. explain. Note that portions overlapping with the contents and effects described in the above configuration are omitted.
[0051]
The semiconductor chip 10 is mounted face down on the substrate 20. As shown in FIG. 4A, the substrate 20 is placed on the stage 40. An adhesive 22 is provided on the substrate 20. The adhesive 22 may be prepared in liquid or gel form, or may be prepared in sheet form. The adhesive 22 may be provided on the substrate 20 as shown, or may be provided on the semiconductor chip 10.
[0052]
The semiconductor chip 10 is arranged with the surface on which the pads 12 (bumps 14) are formed facing the substrate 20. That is, the surface of the semiconductor chip 10 opposite to the surface on which the pads 12 are formed is pressed by the tool 42 toward the substrate 20.
[0053]
As shown in FIG. 4B, the tool 42 is lowered toward the semiconductor chip 10 and the semiconductor chip 10 is pressed in the direction of the substrate 20. For example, the semiconductor chip 10 is pressed by the tool 42 for about 10 to 20 seconds. When the adhesive 22 has a property of exhibiting an adhesive force by thermal energy, the semiconductor chip 10 is heated while being pressed.
[0054]
When the semiconductor chip 10 is pressed against the substrate 20, the joint 32 of the substrate 20 enters the bump 14. As described above, the joining portion 32 is provided with the taper 37 in which the upper end portion 34 is reduced, so that the joining portion 32 can easily enter the bump 14. That is, the bump 14 is easily deformed, and the height of the bump 14 can be easily adjusted. It is preferable that the upper end 34 of the joining portion 32 enters the center of the bump 14.
[0055]
Thus, a semiconductor device can be manufactured. According to the method of manufacturing a semiconductor device according to the present embodiment, electrical connection between bump 14 and wiring 30 is achieved by inserting upper end 34 of joint 32 into bump 14. Since the joining portion 32 is provided with a taper 37 in which the upper end portion 34 is smaller than the base end portion 36, the joining portion 32 can be easily inserted into the bump 14. That is, since the bumps 14 can be easily deformed, variations in the height of the bumps 14 can be easily absorbed. In particular, when the number of pads 12 of the semiconductor chip 10 is large (so-called multi-pin case), a large pressing force is required to deform the bumps 14 on the pads 12, but according to the present embodiment, The height of each bump 14 of the semiconductor chip 10 can be made uniform with a small pressing force.
[0056]
(Second embodiment)
FIGS. 5 to 7 are views showing a semiconductor device according to a second embodiment to which the present invention is applied. FIG. 5 is a cross-sectional view of the semiconductor device according to the present embodiment. FIG. 6 is a cross-sectional view taken along the line VI-VI of FIG. 5 and shows a cross section of the wiring 50 along the longitudinal axis. FIG. 7 is a plan view of the wiring 50. Note that in this embodiment, any of the contents described in the above embodiments can be selectively applied.
[0057]
In the present embodiment, the wiring 50 has a joint 52 with the bump 14 and a line 58 connected to the joint 52. As shown in FIG. 7, the joint portion 52 is formed with a width larger than the width of the line 58. That is, the joint portion 52 may be formed in a land shape in plan view of the substrate 20.
[0058]
The joint 52 includes an upper end 54 on the bump 14 side and a base end 56 on the substrate 20 side. The diameter (land diameter) of the base end portion 56 may be larger or smaller than the diameter of the bump 14 as shown in FIG. The joint 52 may be formed in a shape having a plurality of steps. For example, in the example illustrated in FIG. 5, the bonding portion 52 includes a portion that spreads flat on the substrate 20 and a frustum shape that projects with a smaller diameter than the portion. A taper 57 is provided from the base end to the upper end of the frustum shape. It is preferable that the taper 57 be provided such that the upper end portion is smaller than the base end portion of the frustum shape.
[0059]
The upper end 54 of the joint 52 enters the bump 14. As shown in FIG. 5 and FIG. 6, the upper end 15 of the bump 14 may be disposed above the outer periphery of the land that spreads flat on the substrate 20 in the bonding portion 52 at an interval above. That is, only a part of the frustum shape of the joint 52 may enter the bump 14. Alternatively, the entire frustum shape of the joint 52 may enter the bump 14. Note that the frustum shape may be either a truncated cone shape or a truncated pyramid shape.
[0060]
Also in the present embodiment, the effects described in the above embodiments can be achieved.
[0061]
(Third embodiment)
FIGS. 8 to 9B are views showing a semiconductor device according to a third embodiment to which the present invention is applied. FIG. 8 is a cross-sectional view of the semiconductor device according to the present embodiment, and more specifically, is a cross-sectional view of the wiring 60 along the longitudinal axis. FIG. 9A is a plan view of a wiring 60, and FIG. 9B is a plan view of a wiring 70 of a semiconductor device according to a modification of the present embodiment. Note that a cross-sectional view in a direction different from that in FIG. 8 (a cross-sectional view along a line perpendicular to the longitudinal axis of the wiring) corresponds to FIG. 1 described in the above embodiment.
[0062]
Also in this embodiment, any of the contents described in the above embodiments can be selectively applied.
[0063]
As shown in FIGS. 8 and 9A, in the present embodiment, the wiring 60 has a joint 62 with the bump 14 and a line 68 connected to the joint 62. As shown in FIG. 9A, the joint 62 may be formed with the same width as the line 68.
[0064]
The joining portion 62 includes an upper end portion 64 on the bump 14 side and a base end portion 66 on the substrate 20 side. The joining portion 62 is formed in a continuous linear shape having substantially the same vertical cross section, and is tapered (not shown) on a side portion in the width direction. The taper is formed so that the upper end portion 64 is longer and thinner than the base end portion 66 of the joining portion 62, and the longitudinal section of the joining portion 62 has a truncated pyramid shape (see FIG. 1). Note that, as shown in FIGS. 8 and 9A, not only the joint 62 but also the entire wiring 60 may be formed in a continuous linear shape having substantially the same vertical cross section.
[0065]
The upper end 64 of the joint 62 penetrates the bump 14. That is, the elongated upper end 64 is fitted in the groove of the bump 14. By doing so, the upper end 64 of the joint 62 can easily enter the bump 14 and the contact area between the bump 14 and the joint 62 can be increased.
[0066]
As a modification according to the present embodiment, as shown in FIG. 9B, the bonding portion 72 of the wiring 70 may be formed with a width smaller than the width of the line 78. By doing so, even when the width of the line 78 is increased due to the design of the wiring 70, the width of the upper end 74 of the joint 72 can be easily made larger than the width of the upper end 15 of the bump 14. Can be smaller. That is, even if the taper angle from the base end of the joint 72 to the upper end 74 is small, the upper end 74 of the joint 72 can easily enter the bump 14.
[0067]
This modification may be applied to the first embodiment. That is, the joint portion 72 may be formed to protrude within the range of the bump 14 in a plan view of the substrate 20. Specifically, the joint 72 may have a frustum shape.
[0068]
Also in the present embodiment, the effects described in the above embodiments can be achieved.
[0069]
(Fourth embodiment)
FIG. 10 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied. Specifically, FIG. 10 is a cross-sectional view of the semiconductor device taken along a line perpendicular to the longitudinal axis of the wiring. The contents described in this embodiment can be applied to all the embodiments described above.
[0070]
As shown in FIG. 10, in the present embodiment, the bonding portion 82 of the wiring has an upper end portion 84 on the bump 14 side and a base end portion 86 on the substrate 20 side, and the upper end portion 84 is sharply formed. Have been. Specifically, as shown in FIG. 10, the joining portion 82 may be formed to have a sharp shape in the direction of the upper end in a cross section, for example, a triangular shape. By doing so, the upper end 84 of the joint 82 can be pierced into the bump 14. Therefore, it is possible to further facilitate the joining portion 82 to enter the bump 14.
[0071]
In this embodiment mode, any of the contents described above can be selectively applied to other wiring forms. Note that, also in the present embodiment, the effects described in the above embodiments can be achieved.
[0072]
FIG. 11 shows a circuit board 100 on which the semiconductor device 1 according to the embodiment of the present invention is mounted. For the circuit board 100, for example, an organic substrate such as a glass epoxy substrate is generally used. A wiring pattern made of copper or the like is formed on the circuit board 100 so as to form a desired circuit, and the electrical continuity between the wiring pattern and the external terminal of the semiconductor device is established by mechanically connecting the wiring pattern and an external terminal of the semiconductor device. Aim.
[0073]
As an electronic apparatus having a semiconductor device to which the present invention is applied, a notebook personal computer 200 is shown in FIG. 12, and a mobile phone 300 is shown in FIG.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a semiconductor device according to a first embodiment to which the present invention is applied;
FIG. 2 is a diagram illustrating a semiconductor device according to a first embodiment to which the present invention is applied;
FIG. 3 is a diagram illustrating wiring of the semiconductor device according to the first embodiment to which the present invention is applied;
FIGS. 4A and 4B are diagrams showing a method for manufacturing a semiconductor device according to a first embodiment to which the present invention is applied;
FIG. 5 is a diagram showing a semiconductor device according to a second embodiment to which the present invention is applied.
FIG. 6 is a diagram showing a semiconductor device according to a second embodiment to which the present invention is applied.
FIG. 7 is a diagram illustrating wiring of a semiconductor device according to a second embodiment to which the present invention is applied;
FIG. 8 is a diagram showing a semiconductor device according to a third embodiment to which the present invention is applied.
FIGS. 9A and 9B are diagrams showing wiring of a semiconductor device according to a third embodiment to which the present invention is applied.
FIG. 10 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied.
FIG. 11 is a diagram showing a circuit board on which a semiconductor device according to an embodiment to which the present invention is applied is mounted;
FIG. 12 is a diagram illustrating an electronic apparatus including a semiconductor device according to an embodiment to which the present invention is applied;
FIG. 13 is a diagram illustrating an electronic apparatus including a semiconductor device according to an embodiment to which the present invention is applied;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Semiconductor chip 14 Bump 20 Substrate 22 Adhesive 30 Wiring 32 Joining part 34 Upper end part 36 Base end part 37 Taper 38 Line 50 Wiring 52 Joining part 54 Upper end part 56 Base end part 57 Taper 58 Line 60 Wiring 62 Joining part 64 Upper end part 66 Base end 68 Line 70 Wiring 72 Joint 74 Upper end 78 Line 82 Joint 84 Upper end 86 Base end

Claims (16)

バンプが形成された半導体チップと、
前記半導体チップが搭載され、前記バンプとの接合部を有する配線が形成された基板と、
を含み、
前記接合部には、前記基板側の基端部よりも、前記バンプ側の上端部が小さくなるテーパが付されており、
前記接合部を構成する材料は、前記バンプの材料よりも軟らかいものからなり、
前記接合部の前記上端部及び前記基端部は、前記バンプに入り込んでなり、
前記バンプは、前記接合部の周りの前記基板と接触してなる半導体装置。A semiconductor chip having bumps formed thereon,
A substrate on which the semiconductor chip is mounted and on which a wiring having a joint with the bump is formed;
Including
The joining portion is tapered such that the upper end portion on the bump side is smaller than the base end portion on the substrate side,
The material forming the bonding portion is made of a material softer than the material of the bump,
The upper end portion and the base end portion of the joining portion are penetrated into the bump,
The semiconductor device, wherein the bump is in contact with the substrate around the joint. 請求項１記載の半導体装置において、
前記接合部は、前記バンプの範囲内で突起して形成されてなる半導体装置。The semiconductor device according to claim 1,
The semiconductor device, wherein the bonding portion is formed to protrude within a range of the bump. 請求項１記載の半導体装置において、
前記接合部は、ほぼ同一の縦断面が連続する線状に形成されてなる半導体装置。The semiconductor device according to claim 1,
A semiconductor device in which the junction is formed in a continuous linear shape with substantially the same vertical cross section. 請求項１から請求項３のいずれかに記載の半導体装置において、
前記接合部は、前記上端部が尖って形成され、
前記接合部の前記上端部が、前記バンプに突き刺さってなる半導体装置。4. The semiconductor device according to claim 1, wherein:
The joint is formed such that the upper end is pointed,
A semiconductor device in which the upper end of the joining portion pierces the bump. 請求項１から請求項４のいずれかに記載の半導体装置において、
前記配線は、前記接合部に接続されるラインを有し、
前記接合部は、前記ラインの幅と同じ幅で形成されてなる半導体装置。The semiconductor device according to claim 1, wherein
The wiring has a line connected to the junction,
The semiconductor device, wherein the junction is formed to have the same width as the width of the line. 請求項１から請求項４のいずれかに記載の半導体装置において、
前記配線は、前記接合部に接続されるラインを有し、
前記接合部は、前記ラインの幅よりも、小さい幅で形成されてなる半導体装置。The semiconductor device according to claim 1, wherein
The wiring has a line connected to the junction,
The semiconductor device, wherein the junction is formed to have a width smaller than a width of the line. 請求項１から請求項４のいずれかに記載の半導体装置において、
前記配線は、前記接合部に接続されるラインを有し、
前記接合部は、前記ラインの幅よりも、大きい幅で形成されてなる半導体装置。The semiconductor device according to claim 1, wherein
The wiring has a line connected to the junction,
The semiconductor device, wherein the junction is formed with a width larger than a width of the line. 請求項１から請求項７のいずれかに記載の半導体装置において、
前記バンプは、ボールバンプである半導体装置。The semiconductor device according to any one of claims 1 to 7,
The semiconductor device, wherein the bump is a ball bump. 請求項１から請求項８のいずれかに記載の半導体装置において、
導電フィラーが含有され、前記半導体チップと前記基板とを接着する接着剤をさらに含み、
前記導電フィラーは、前記バンプと前記接合部との間に介在してなる半導体装置。9. The semiconductor device according to claim 1, wherein:
The conductive filler is contained, further comprising an adhesive for bonding the semiconductor chip and the substrate,
A semiconductor device in which the conductive filler is interposed between the bump and the joint. 請求項１から請求項９のいずれかに記載の半導体装置が実装された回路基板。A circuit board on which the semiconductor device according to claim 1 is mounted. 請求項１から請求項９のいずれかに記載の半導体装置を有する電子機器。An electronic apparatus comprising the semiconductor device according to claim 1. バンプが形成された半導体チップを、配線が形成された基板に実装することを含み、
前記配線は、前記バンプとの接合部を有し、
前記接合部には、前記基板側の基端部よりも、前記バンプ側の上端部が小さくなるテーパが付されており、
前記接合部を構成する材料は、前記バンプの材料よりも軟らかいものからなり、
前記実装工程で、前記接合部の前記上端部及び前記基端部を、前記バンプに入り込ませて、前記バンプを前記接合部の周りの前記基板と接触させる半導体装置の製造方法。Including mounting the semiconductor chip on which the bump is formed on the substrate on which the wiring is formed,
The wiring has a joint with the bump,
The joining portion is tapered such that the upper end portion on the bump side is smaller than the base end portion on the substrate side,
The material forming the bonding portion is made of a material softer than the material of the bump,
The method of manufacturing a semiconductor device, wherein, in the mounting step, the upper end portion and the base end portion of the bonding portion are inserted into the bump, and the bump is brought into contact with the substrate around the bonding portion. 請求項１２記載の半導体装置の製造方法において、
前記接合部は、前記バンプの範囲内で突起して形成され、
前記実装工程で、前記接合部の前記上端部を、前記バンプの中央部に入り込ませる半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 12,
The bonding portion is formed to protrude within the range of the bump,
A method of manufacturing a semiconductor device, wherein in the mounting step, the upper end of the bonding portion is inserted into the center of the bump. 請求項１２記載の半導体装置の製造方法において、
前記接合部は、ほぼ同一の縦断面が連続する線状に形成され、
前記実装工程で、前記接合部の前記上端部を、前記バンプに交わるように入り込ませる半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 12,
The joining portion is formed in a linear shape having substantially the same vertical cross section,
A method of manufacturing a semiconductor device, wherein in the mounting step, the upper end portion of the bonding portion is inserted so as to cross the bump. 請求項１２から請求項１４のいずれかに記載の半導体装置の製造方法において、
前記接合部は、前記上端部が尖って形成され、
前記実装工程で、前記接合部の前記上端部を、前記バンプに突き刺す半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 12, wherein
The joint is formed such that the upper end is pointed,
A method of manufacturing a semiconductor device, wherein in the mounting step, the upper end of the joint is pierced into the bump. 請求項１２から請求項１５のいずれかに記載の半導体装置の製造方法において、
前記実装工程で、
前記半導体チップと前記基板との間に、導電フィラーが含有された接着剤を設け、
前記導電フィラーを、前記バンプと前記接合部との間に介在させる半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 12, wherein
In the mounting step,
Providing an adhesive containing a conductive filler between the semiconductor chip and the substrate,
A method of manufacturing a semiconductor device, wherein the conductive filler is interposed between the bump and the joint.
JP2001349143A 2001-11-14 2001-11-14 Semiconductor device and its manufacturing method, circuit board, and electronic equipment Expired - Fee Related JP3582513B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001349143A JP3582513B2 (en) 2001-11-14 2001-11-14 Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001349143A JP3582513B2 (en) 2001-11-14 2001-11-14 Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Publications (2)

Publication Number Publication Date
JP2003152024A JP2003152024A (en) 2003-05-23
JP3582513B2 true JP3582513B2 (en) 2004-10-27

Family

ID=19161856

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001349143A Expired - Fee Related JP3582513B2 (en) 2001-11-14 2001-11-14 Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Country Status (1)

Country Link
JP (1) JP3582513B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3833669B2 (en) 2004-04-08 2006-10-18 シャープ株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2007116067A (en) * 2005-10-24 2007-05-10 Sharp Corp Semiconductor device and method for manufacturing the same
JP2007305881A (en) 2006-05-12 2007-11-22 Sharp Corp Tape carrier, semiconductor device, and semiconductor module device
JP4826348B2 (en) * 2006-06-08 2011-11-30 株式会社村田製作所 Method for producing multilayer ceramic electronic component with protruding electrodes
TW200941672A (en) * 2008-03-28 2009-10-01 United Test Ct Inc Semiconductor device and method of manufacturing the same
JP5277754B2 (en) * 2008-06-30 2013-08-28 大日本印刷株式会社 Flip connection mounting body and method of manufacturing flip connection mounting body
JP5333367B2 (en) * 2010-07-08 2013-11-06 セイコーエプソン株式会社 Electro-optical device and electronic module

Also Published As

Publication number Publication date
JP2003152024A (en) 2003-05-23

Similar Documents

Publication Publication Date Title
JP3994262B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP4175197B2 (en) Flip chip mounting structure
TWI564972B (en) No flow underfill
JP3633559B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP5601751B2 (en) Semiconductor device
TWI431746B (en) Semiconductor device
JP3830125B2 (en) Semiconductor device manufacturing method and semiconductor device
JP3925602B2 (en) Adhesive material attaching method and semiconductor device manufacturing method
JP3654116B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
US6528889B1 (en) Electronic circuit device having adhesion-reinforcing pattern on a circuit board for flip-chip mounting an IC chip
JPH10223688A (en) Semiconductor device
KR20000011282A (en) Semiconductor device and manufacturing method thereof
JP3582513B2 (en) Semiconductor device and its manufacturing method, circuit board, and electronic equipment
US7088007B2 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JPH11251363A (en) Flip-chip mounting method and structure thereof
JP2001223243A (en) Semiconductor device and its manufacturing method, circuit board and electronic equipment
JP3981817B2 (en) Manufacturing method of semiconductor device
JP2000022300A (en) Wiring board and electronic unit
JP2001203229A (en) Semiconductor device and manufacturing method thereof, and circuit substrate and electronic apparatus
JP2002190544A (en) Wiring board, semiconductor device, and manufacturing method thereof
US20070117265A1 (en) Semiconductor Device with Improved Stud Bump
JP2928822B2 (en) Semiconductor device and connection method thereof
JP3851585B2 (en) Connection method of bare chip semiconductor element to printed wiring board
JP3824545B2 (en) Wiring board, semiconductor device using the same, and manufacturing method thereof
JP4030220B2 (en) Semiconductor chip mounting structure

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20031222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040308

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040604

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040706

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040719

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070806

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100806

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110806

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120806

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees