KR20060040235A - Contact layout methods, methods of fabricating a semiconductor device using the same and semiconductor devices fabricated using the same - Google Patents

Contact layout methods, methods of fabricating a semiconductor device using the same and semiconductor devices fabricated using the same Download PDF

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KR20060040235A
KR20060040235A KR1020040089493A KR20040089493A KR20060040235A KR 20060040235 A KR20060040235 A KR 20060040235A KR 1020040089493 A KR1020040089493 A KR 1020040089493A KR 20040089493 A KR20040089493 A KR 20040089493A KR 20060040235 A KR20060040235 A KR 20060040235A
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문재윤
홍석우
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삼성전자주식회사
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Abstract

콘택 레이아웃 방법, 이를 이용하여 반도체소자를 제조하는 방법 및 이를 이용하여 제조된 반도체소자를 제공한다. 상기 반도체소자를 제조하는 방법은 반도체기판 내에 적어도 하나의 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역의 소정영역을 가로지르는 서로 평행한 한 쌍의 게이트 패턴들을 형성한다. 상기 게이트 패턴들의 측벽을 덮는 스페이서를 형성한다. 상기 게이트 패턴들 사이의 영역을 채우는 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 활성영역을 노출시키는 복수개의 콘택홀들을 형성하되, 상기 콘택 홀들 중 적어도 하나의 콘택 홀은 평면도로 보았을 때, 상기 게이트 패턴들의 길이방향으로 상기 콘택홀을 이등분하는 축을 설정하여 상기 콘택홀을 2개의 영역으로 나누었을 때, 상기 활성영역을 가로지르는 게이트 패턴들에 인접한 영역은 실질적으로 사각형으로 형성된다. Provided are a contact layout method, a method of manufacturing a semiconductor device using the same, and a semiconductor device manufactured using the same. The method of manufacturing the semiconductor device includes forming a device isolation film defining at least one active region in a semiconductor substrate. A pair of gate patterns parallel to each other across a predetermined region of the active region are formed. A spacer covering sidewalls of the gate patterns is formed. An interlayer insulating film is formed to fill regions between the gate patterns. The interlayer insulating layer is patterned to form a plurality of contact holes exposing active regions between the gate patterns, wherein at least one contact hole of the contact holes is viewed in plan view in the longitudinal direction of the gate patterns. When the contact hole is divided into two regions by setting an axis that bisects, the regions adjacent to the gate patterns crossing the active region are substantially rectangular.

Description

콘택 레이아웃 방법, 이를 이용하여 반도체소자를 제조하는 방법 및 이를 이용하여 제조된 반도체소자{Contact layout methods, methods of fabricating a semiconductor device using the same and semiconductor devices fabricated using the same}Contact layout method, method for manufacturing a semiconductor device using the same and semiconductor device manufactured using the same {Contact layout methods, methods of fabricating a semiconductor device using the same and semiconductor devices fabricated using the same}

도 1은 종래의 반도체소자를 설명하기 위한 평면도이다.1 is a plan view illustrating a conventional semiconductor device.

도 2는 본 발명의 일 실시예에 따른 콘택 레이아웃 방법을 설명하기 위한 평면도이다.2 is a plan view illustrating a contact layout method according to an exemplary embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도이다.3 is a plan view illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 3의 I-I′선을 따라 취해진 단면도들이다.4A to 4C are cross-sectional views taken along line II ′ of FIG. 3 to explain a method of manufacturing a semiconductor device according to another embodiment of the present invention.

본 발명은 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로, 특히, 반도체소자의 콘택 레이아웃 방법, 이를 이용하여 반도체소자를 제조하는 방법 및 이를 이용하여 제조된 반도체소자에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device manufactured by the same, and more particularly, to a contact layout method of a semiconductor device, a method for manufacturing a semiconductor device using the same, and a semiconductor device manufactured using the same.                         

일반적으로, 반도체 소자는 그것의 내부에 입력된 데이터들에 대한 저장 방법에 따라서 이피롬(EPROM; Erasable Programmable Read Only Memory), 이이피롬 (EEPROM; Elec trical Erasable Programmable Read Only Memory), 플레시 메모리 (FLESH MEMORY), 에스램(SRAM; Static Random Access Memory), 디램(DRAM; Dynamic Random Acess Memory) 등으로 각기 분류될 수 있다. 상기 이피롬, 이이피롬, 및 플레시 메모리는 적어도 하나의 게이트(Gate)를 이용하여 외부에서 입력된 데이터를 상기 게이트에 저장하는 반도체 소자들이다. 그리고, 상기 에스램은 외부에서 입력된 데이터를 두 개의 비트라인들(Bit-Lines)에 저장하는 반도체 소자이다. 또한, 상기 디램은 게이트와 비트라인을 이용하여 커패시터(Capacitor)라는 개별 소자에 외부로부터 입력된 데이터를 저장하는 반도체 소자이다. 상기 반도체 소자들은 데이터를 입력하는 방법이 제각기 다르지만, 저장 매체와 그 주변에 배치된 구성요소와의 접촉 저항에 대한 관리는 공통적으로 문제시되는 사안이다. 상기 구성요소는 콘택 크기, 막질의 두께 및 특성, 상기 콘택을 채운 콘택 패드의 상면에서 성장하는 자연 산화막, 두 콘택들 사이의 정렬문제 등의 선택된 하나일 수 있다. 최근, 디램 반도체 소자는 고 집적도화 및 고 밀도화가 추구되는 가운데에 상기 구성요소와 상기 커패시터의 접촉저항 관리는 매우 중요한 이슈(Issue)로 대두되고 있다. 왜냐하면, 상기 반도체 소자는 다자인 룰이 축소됨에 따라서 개별 소자의 크기는 줄어들고, 상기 개별 소자와 상기 구성 요소의 접촉 저항은 상기 디자인 룰이 축소되기 이전보다 상대적으로 증가되기 때문이다. Generally, a semiconductor device has an EPROM (Erasable Programmable Read Only Memory), an EEPROM (Elec trical Erasable Programmable Read Only Memory), and a flash memory (FLESH) according to a storage method for data input therein. Memory, static random access memory (SRAM), dynamic random access memory (DRAM), and the like. The ipyrom, the ypyrom, and the flash memory are semiconductor devices that store data input from the outside in the gate using at least one gate. The SRAM is a semiconductor device that stores externally input data in two bit lines. In addition, the DRAM is a semiconductor device that stores data input from the outside into a separate device called a capacitor using a gate and a bit line. Although the semiconductor devices have different methods of inputting data, management of contact resistance between the storage medium and the components disposed therein is a common problem. The component may be a selected one such as contact size, film thickness and properties, a native oxide film growing on the top surface of the contact pad filling the contact, an alignment problem between the two contacts, and the like. Recently, the contact resistance management of the component and the capacitor has emerged as a very important issue while the DRAM semiconductor device has been pursued with high integration and high density. This is because the size of individual elements decreases as the design rule of the semiconductor device decreases, and the contact resistance between the individual elements and the component increases relatively before the design rule is reduced.

도 1은 종래의 디램 셀 어레이 영역의 일 부분을 보여주는 평면도이다. 1 is a plan view showing a portion of a conventional DRAM cell array region.                         

도 1을 참조하면, 반도체기판의 소정영역들에 복수개의 활성영역들(1)이 2 차원적으로 배치된다. 상기 활성영역들(1)을 가로질러 복수개의 게이트 패턴들(3)이 서로 평행하게 배치된다. 상기 게이트 패턴들(3)은 통상의 워드라인들을 의미한다. 여기서, 상기 각 활성영역들(1)의 각각은 상기 한 쌍의 워드라인들(3)에 의하여 3개의 영역들로 나뉘어진다. 상기 한 쌍의 워드라인들(3) 사이에 위치한 활성영역에는 비트라인 콘택 패드가 연결되고, 상기 한 쌍의 워드라인들(3)의 양 옆에 위치한 활성영역들에는 스토리지 노드 콘택 패드가 연결된다. 상기 콘택 패드들은 랜딩 패드(landing pad)로 불리기도 한다. 상기 스토리지 노드 콘택 패드 및 상기 비트라인 콘택 패드는 좌우 대칭인 타원형 또는 원형일 수 있다. Referring to FIG. 1, a plurality of active regions 1 are two-dimensionally disposed in predetermined regions of a semiconductor substrate. A plurality of gate patterns 3 are disposed in parallel to each other across the active regions 1. The gate patterns 3 mean conventional word lines. Here, each of the active regions 1 is divided into three regions by the pair of word lines 3. A bit line contact pad is connected to an active area between the pair of word lines 3, and a storage node contact pad is connected to active areas located at both sides of the pair of word lines 3. . The contact pads are also called landing pads. The storage node contact pads and the bit line contact pads may be oval or circular in symmetry.

최근, 반도체소자의 고집적화 및 고밀도화가 진행됨에 따라, 디자인 룰이 미세화되지 않았을 때는 큰 문제가 되지 않았던 문제들이 발생되고 있다. 통상 콘택을 형성하기 위하여는, 우선, 반도체소자의 디자인 룰에 맞도록 먼저 콘택 패턴(4a, 4b)의 모양 및 크기를 결정하고, 설계 특성에 맞도록 레이아웃 작업을 하게 된다. 일반적으로 콘택 패턴(4a, 4b)은 사각형의 모양을 하고, 크기는 디자인 룰에 의한다. 상기 레이아웃에 의하여 제작된 포토 마스크를 사용하여, 사진/식각 공정을 수행하여 콘택 홀들(5a, 5b)을 형성하게 된다. 즉, 상기 한 쌍의 워드라인들(3) 사이에 위치한 활성영역을 노출시키는 비트라인 콘택 홀(5b)이 형성되고, 상기 한 쌍의 워드라인들(3)의 양 옆에 위치한 활성영역들을 노출시키는 스토리지 노드 콘택 홀(5a)이 형성된다. 사각형으로 디자인된 콘택 패턴(4a, 4b)을 사진/식각 공정을 적용하여 콘택 홀들(5a, 5b)을 형성하였을 경우, 상기 콘택 홀(5a, 5b)은 실질 적으로 원형 또는 타원형으로 형성된다. 이어서 진행되는 디램 소자의 누설 전류 특성을 개선하기 위한 플러그 이온주입공정을 진행하게 된다. 결과적으로, 이온주입이 실시될 반도체기판의 노출된 영역을 충분히 확보하지 못하게 되어, 상기 플러그 이온주입 효과는 감소된다. 이에 따라, 디램소자의 누설전류를 효과적으로 방지할 수 없다. 이어서, 상기 콘택 홀들(5a, 5b) 내에 도전막을 채우는 공정을 진행하여 콘택 패드들을 형성한다. 따라서, 종래의 콘택 레이아웃 방법을 사용하여 형성된 상기 스토리지 노드 콘택 패드는 평면도상에서, 실질적으로 좌우 대칭인 원형 또는 타원형의 형상을 갖는다. 이에 따라, 도면에 도시된 바와 같이, 상기 스토리지 노드 콘택 패드는 상기 활성영역(1)을 가로지르는 게이트 패턴들(3)과 상기 활성영역(1)의 경계 영역에 부분적으로 형성되지 않는다. 이에 따라, 상기 스토리지 노드 콘택 패드와 상기 활성영역(1)의 접촉 면적을 충분히 확보할 수 없다.In recent years, as the integration and density of semiconductor devices have progressed, problems have not arisen when the design rules have not been miniaturized. In order to form a normal contact, first, the shape and size of the contact patterns 4a and 4b are first determined in accordance with the design rules of the semiconductor device, and the layout work is performed in accordance with the design characteristics. In general, the contact patterns 4a and 4b have a rectangular shape, and the size is based on design rules. Using the photo mask manufactured by the layout, contact holes 5a and 5b are formed by performing a photo / etch process. That is, a bit line contact hole 5b is formed to expose an active region between the pair of word lines 3, and exposes active regions positioned at both sides of the pair of word lines 3. The storage node contact hole 5a is formed. When the contact holes 5a and 5b are formed by applying the photo / etching process to the contact patterns 4a and 4b designed in a quadrangle, the contact holes 5a and 5b are substantially circular or elliptical. Subsequently, a plug ion implantation process is performed to improve leakage current characteristics of the DRAM device. As a result, the exposed region of the semiconductor substrate to be subjected to ion implantation cannot be sufficiently secured, and the plug ion implantation effect is reduced. Accordingly, the leakage current of the DRAM element cannot be effectively prevented. Subsequently, a process of filling a conductive layer in the contact holes 5a and 5b is performed to form contact pads. Thus, the storage node contact pads formed using conventional contact layout methods have a circular or oval shape that is substantially symmetrical in plan view. Accordingly, as shown in the drawing, the storage node contact pads are not partially formed in the gate patterns 3 crossing the active region 1 and the boundary region of the active region 1. Accordingly, the contact area between the storage node contact pad and the active region 1 may not be sufficiently secured.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 전기적 특성을 개선할 수 있는 콘택 레이아웃 방법을 제공하는데 있다.An object of the present invention is to provide a contact layout method that can improve the electrical characteristics of a semiconductor device.

본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성을 개선할 수 있는 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device that can improve electrical characteristics.

본 발명이 이루고자 하는 또 다른 기술적 과제는 전기적 특성이 개선된 반도체소자를 제공하는데 있다.Another object of the present invention is to provide a semiconductor device having improved electrical characteristics.

본 발명의 일 태양은, 콘택 접촉저항을 개선할 수 있는 반도체소자의 콘택 레이아웃 방법을 제공한다. 이 방법은 사각형의 주 콘택을 배치하는 것을 포함한다. 상기 주 콘택의 적어도 하나의 모서리의 가장자리 영역에 상기 모서리 길이의 1/2보다 작은 길이를 갖는 사각형의 외부로 돌출된 영역의 보조 콘택을 배치한다. One aspect of the present invention provides a contact layout method of a semiconductor device capable of improving contact contact resistance. This method involves placing a rectangular main contact. A secondary contact of an outwardly protruding region of a rectangle having a length less than half of the edge length is disposed in an edge region of at least one corner of the primary contact.

본 발명의 다른 태양은, 콘택 접촉 저항을 개선 할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 내에 적어도 하나의 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역의 소정영역을 가로지르는 서로 평행한 한 쌍의 게이트 패턴들을 형성한다. 상기 게이트 패턴들의 측벽을 덮는 스페이서를 형성한다. 상기 게이트 패턴들 사이의 영역을 채우는 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 활성영역을 노출시키는 복수개의 콘택홀들을 형성하되, 상기 콘택 홀들 중 적어도 하나의 콘택 홀은 평면도로 보았을 때, 상기 게이트 패턴들의 길이방향으로 상기 콘택홀을 이등분하는 축을 설정하여 상기 콘택홀을 2개의 영역으로 나누었을 때, 상기 활성영역을 가로지르는 게이트 패턴들에 인접한 영역은 실질적으로 사각형으로 형성된다. Another aspect of the present invention provides a method for manufacturing a semiconductor device capable of improving contact contact resistance. The method includes forming a device isolation film that defines at least one active region in a semiconductor substrate. A pair of gate patterns parallel to each other across a predetermined region of the active region are formed. A spacer covering sidewalls of the gate patterns is formed. An interlayer insulating film is formed to fill regions between the gate patterns. The interlayer insulating layer is patterned to form a plurality of contact holes exposing active regions between the gate patterns, wherein at least one contact hole of the contact holes is viewed in plan view in the longitudinal direction of the gate patterns. When the contact hole is divided into two regions by setting an axis that bisects, the regions adjacent to the gate patterns crossing the active region are substantially rectangular.

본 발명의 실시예에서, 상기 콘택홀들을 채우는 콘택 패드들을 형성하는 것을 더 포함한다. In an embodiment of the present invention, the method may further include forming contact pads filling the contact holes.

본 발명의 또 다른 태양은 콘택 접촉저항이 개선된 반도체소자를 제공한다. 상기 반도체소자는 반도체기판에 2차원적으로 배치된 적어도 하나의 활성영역을 포함한다. 상기 활성영역을 가로지르는 적어도 하나의 게이트 패턴들이 배치된다. 상기 게이트 패턴들 사이를 채우는 층간절연막이 배치된다. 상기 층간절연막 내에 상기 게이트 패턴들 사이의 활성영역을 노출시키는 적어도 하나의 콘택 홀이 배치되 되, 상기 콘택 홀은 평면도로 보았을 때, 상기 게이트 패턴들의 길이방향으로 상기 콘택홀을 이등분하는 축을 설정하여 상기 콘택홀을 2개의 영역으로 나누었을 때, 상기 활성영역을 가로지르는 게이트 패턴들에 인접한 영역은 실질적으로 사각형이다.Another aspect of the present invention provides a semiconductor device having improved contact contact resistance. The semiconductor device includes at least one active region two-dimensionally disposed on a semiconductor substrate. At least one gate pattern across the active region is disposed. An interlayer insulating film is disposed between the gate patterns. At least one contact hole for exposing an active region between the gate patterns is disposed in the interlayer insulating layer, and the contact hole is formed by setting an axis that bisects the contact hole in the longitudinal direction of the gate patterns when viewed in plan view. When the contact hole is divided into two regions, the region adjacent to the gate patterns crossing the active region is substantially rectangular.

본 발명의 실시예에서, 상기 콘택홀들을 채우는 콘택 패드들을 더 포함한다.In an embodiment of the present invention, the device may further include contact pads filling the contact holes.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 2는 본 발명의 일 실시예에 따른 콘택 레이아웃 방법을 설명하기 위한 평면도이다. 2 is a plan view illustrating a contact layout method according to an exemplary embodiment of the present invention.

도 2를 참조하면, 사각형의 주 콘택(10a)을 배치한다. 상기 주 콘택(10a)은 정사각형 또는 직사각형일 수 있다. 상기 주 콘택(10a)을 상하로 이등분하며 가로지르는 X축 및 좌우로 이등분하며 가로지르는 Y축의 가상선을 설정하였을 때, 상기 주 콘택(10a)을 크게 4개 영역의 사분면(quadrant)으로 나눌 수 있다. 상기 주 콘택(10a)의 적어도 하나의 모서리 가장자리 영역에 외부로 돌출된 적어도 하나의 보조 콘택(10b)을 배치한다. 상기 보조 콘택(10b)은 상기 보조 콘택(10b)이 위치한 상기 주 콘택(10a) 모서리의 1/2 길이보다 작은 모서리들을 갖는다. 상기 주 콘택(10a) 및 상기 보조 콘택(10b)은 최종 콘택(12)을 이룬다. 이와 같이 형성된 상기 콘택(12) 레이아웃 방법에 의하여 제작된 포토 마스크를 사용하여 공정을 진행하면, 상기 보조 콘택(10b)이 배치된 상기 콘택(12)의 영역은 실질적으로 사각형의 콘택 홀(15)로 형성된다. 결국, 상기 콘택 홀(15)의 평면도상의 면적은 증가된다. 2, a rectangular main contact 10a is disposed. The main contact 10a may be square or rectangular. When the main contact 10a is bisected up and down, and the X-axis that crosses horizontally and the Y-axis that crosses bilaterally and horizontally is set, the main contact 10a can be divided into quadrants of four regions. have. At least one auxiliary contact 10b protruding outward is disposed in at least one corner edge region of the main contact 10a. The auxiliary contact 10b has edges smaller than one-half the length of the edge of the main contact 10a in which the auxiliary contact 10b is located. The primary contact 10a and the secondary contact 10b form a final contact 12. When the process is performed using the photomask manufactured by the contact 12 layout method formed as described above, the area of the contact 12 in which the auxiliary contact 10b is disposed is substantially rectangular contact hole 15. Is formed. As a result, the area on the top view of the contact hole 15 is increased.

이와 같은 결과는, 상기 콘택 홀(15) 내에 형성되는 콘택 패드와 상기 콘택 홀(15)에 의하여 노출되는 하부 도전층과의 접촉 면적을 증가시킬 수 있다. 또한, 상기 콘택 홀(15)에 의하여 노출된 하부 도전층 내에 이온주입을 실시할 경우, 상기 이온주입에 의한 이온주입 효과를 증가시킬 수 있음은 당업자라면 이해할 것이다. 이에 따라, 반도체소자의 전기적 특성을 개선할 수 있다.As a result, the contact area between the contact pad formed in the contact hole 15 and the lower conductive layer exposed by the contact hole 15 may be increased. In addition, it will be understood by those skilled in the art that when ion implantation is performed in the lower conductive layer exposed by the contact hole 15, the ion implantation effect by the ion implantation may be increased. Accordingly, the electrical characteristics of the semiconductor device can be improved.

도 3은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도이고, 도 4a 내지 도 4c는 도 3의 I-I′선을 따라 취해진 단면도들이다.3 is a plan view illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention, and FIGS. 4A to 4C are cross-sectional views taken along the line II ′ of FIG. 3.

도 3 및 도 4a를 참조하면, 반도체기판(101) 내에 적어도 하나의 활성영역(103a)을 한정하는 소자분리막(103)을 형성한다. 상기 소자분리막(103)은 셸로우 트렌치 소자분리(shallow trench isolation) 공정으로 형성될 수 있다. 상기 활성영역(103a)을 갖는 반도체기판 상에 게이트 절연막(미도시)을 형성한다. 상기 게이트 절연막은 실리콘 산화막 또는 고유전막일 수 있다. 상기 활성영역(103a)을 가로지르는 복수개의 게이트 패턴들(109)을 형성한다. 이 경우에, 상기 활성영역(103a)은 한 쌍의 게이트 패턴들(109)과 교차한다. 이에 따라, 상기 활성영역(103a)은 3개의 영역들로 나뉘어진다. 상기 한 쌍의 게이트 패턴들(109) 사이의 활성영역 (103a)은 공통 드레인 영역에 해당하고, 상기 공통 드레인 영역의 양옆에 위치한 활성영역들은 소스 영역들에 해당한다. 상기 게이트 패턴들(109)의 각각은 차례로 적층된 게이트 전극(105) 및 하드마스크막 패턴(107)으로 구성된다. 상기 게이트 전극(105)은 도핑된 실리콘막 또는 금속막일 수 있다. 또는 상기 게이트 도전막은 도핑된 실리콘막과 금속 실리사이드막이 차례로 적층된 막일 수도 있다. 상기 게이트 전극(105)은 워드라인 역할을 한다. 상기 하드마스크막 패턴(107)은 층간절연막으로 널리 사용되는 실리콘 산화막에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다.3 and 4A, an isolation layer 103 is formed in the semiconductor substrate 101 to define at least one active region 103a. The device isolation layer 103 may be formed by a shallow trench isolation process. A gate insulating film (not shown) is formed on the semiconductor substrate having the active region 103a. The gate insulating film may be a silicon oxide film or a high dielectric film. A plurality of gate patterns 109 are formed across the active region 103a. In this case, the active region 103a intersects the pair of gate patterns 109. Accordingly, the active region 103a is divided into three regions. The active region 103a between the pair of gate patterns 109 corresponds to a common drain region, and active regions positioned at both sides of the common drain region correspond to source regions. Each of the gate patterns 109 includes a gate electrode 105 and a hard mask layer pattern 107 that are sequentially stacked. The gate electrode 105 may be a doped silicon layer or a metal layer. Alternatively, the gate conductive layer may be a layer in which a doped silicon layer and a metal silicide layer are sequentially stacked. The gate electrode 105 serves as a word line. The hard mask layer pattern 107 may be formed of an insulating layer, for example, a silicon nitride layer, having an etching selectivity with respect to a silicon oxide layer widely used as an interlayer insulating layer.

도 3 및 도 4b를 참조하면, 상기 게이트 패턴들(109)의 측벽들을 덮는 스페이서들(111)을 형성한다. 상기 스페이서들(111)은 상기 하드마스크막 패턴(107)과 동일한 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 스페이서들(111)은 실리콘 질화막으로 형성될 수 있다. 3 and 4B, spacers 111 covering sidewalls of the gate patterns 109 are formed. The spacers 111 may be formed of the same insulating layer as the hard mask layer pattern 107. For example, the spacers 111 may be formed of silicon nitride.

상기 게이트 패턴들(109) 및 상기 소자분리막(103)을 이온주입 마스크로 사용하여 상기 활성영역(103a)의 반도체기판 내에 불순물 영역들(112s, 112d)을 형성한다. 상기 활성영역(103a)을 가로지르는 한쌍의 게이트 패턴들(109)에 의하여 상기 활성영역(103a)은 3개의 영역으로 나뉘어진다는 것은 이미 언급한 바 있다. 상기 한 쌍의 게이트 패턴들(109) 사이의 활성영역(103a) 내에 제2 불순물 영역(112d)이 형성되고, 상기 제2 불순물 영역(112d) 양옆에 위치한 활성영역들 내에 제1 불순물 영역(112s)이 형성된다. 상기 스페이서들(111)을 포함하는 반도체기판의 전면 상에 층간절연막(113)을 형성한다. 상기 층간절연막(113)은 실리콘 산화막 으로 형성될 수 있다. 상기 층간절연막(113)을 평탄화시킬 수 있다. 이 경우에, 상기 층간절연막(113)의 평탄화는 화학기계적 연마 공정 또는 에치 백 공정을 사용하여 실시될 수 있다.Impurity regions 112s and 112d are formed in the semiconductor substrate of the active region 103a using the gate patterns 109 and the device isolation layer 103 as ion implantation masks. It has already been mentioned that the active region 103a is divided into three regions by a pair of gate patterns 109 crossing the active region 103a. A second impurity region 112d is formed in the active region 103a between the pair of gate patterns 109, and the first impurity region 112s is formed in the active regions positioned at both sides of the second impurity region 112d. ) Is formed. An interlayer insulating layer 113 is formed on the entire surface of the semiconductor substrate including the spacers 111. The interlayer insulating layer 113 may be formed of a silicon oxide layer. The interlayer insulating layer 113 may be planarized. In this case, the planarization of the interlayer insulating film 113 may be performed using a chemical mechanical polishing process or an etch back process.

도 3 및 도 4c를 참조하면, 상기 층간절연막(113)을 패터닝하여 상기 제1 불순물 영역(112s)을 노출시키는 스토리지 노드 패드 콘택 홀(115a)을 형성함과 동시에 상기 제2 불순물 영역(112d)을 노출시키는 비트라인 패드 콘택 홀(115b)을 형성한다.3 and 4C, the interlayer insulating layer 113 is patterned to form a storage node pad contact hole 115a exposing the first impurity region 112s and at the same time, the second impurity region 112d. Bit line pad contact holes 115b are formed to expose the bit line pads.

상기 콘택 홀들(115a, 115b)은 본 발명의 일 실시예에 의한 콘택 레이아웃 방법에 의하여 형성될 수 있다. 즉, 상기 층간절연막(113)을 패터닝하여 적어도 하나의 콘택 홀을 형성하되, 상기 콘택 홀은 평면도로 보았을 때, 상기 게이트 패턴들(109)의 길이방향으로 상기 콘택 홀을 이등분하는 축을 설정하여 상기 콘택 홀을 2개의 영역으로 나누었을 때, 상기 활성영역(103a)을 가로지르는 게이트 패턴들(109)에 인접한 영역은 실질적으로 사각형으로 형성될 수 있다. 보다 구체적으로, 상기 스토리지 노드 패드 콘택 홀(115a)은 본 발명의 일 실시예에서의 콘택 레이아웃 방법에 의한 콘택 패턴(114a)을 갖는 포토 마스크를 사용하여 형성된다. 상기 스토리지 노드 패드 콘택 홀(115a)을 상기 게이트 패턴들(109)의 길이 방향으로 이등분하는 축을 설정하여 상기 스토리지 노드 패드 콘택 홀(115a)을 2개의 영역으로 나누었을 때, 상기 활성영역(103a)을 가로지르는 게이트 패턴들(109)에 인접한 영역은 실질적으로 사각형으로 형성된다. 상기 비트라인 패드 콘택 홀(115b)은 통상의 콘택 레이아웃 방법에 의한 콘택 패턴(114b)을 갖는 포토마스크를 사용하여 형 성될 수 있다. 또는, 상기 비트라인 패드 콘택 홀(115b)은 선택적으로 본 발명의 일 실시예에 의한 콘택 레이아웃 방법을 사용하여 형성될 수 있다.  The contact holes 115a and 115b may be formed by a contact layout method according to an embodiment of the present invention. That is, at least one contact hole is formed by patterning the interlayer insulating layer 113, and when the contact hole is viewed in plan view, an axis dividing the contact holes in the longitudinal direction of the gate patterns 109 is set. When the contact hole is divided into two regions, an area adjacent to the gate patterns 109 crossing the active region 103a may be substantially rectangular. More specifically, the storage node pad contact hole 115a is formed using a photo mask having a contact pattern 114a by the contact layout method in an embodiment of the present invention. When the storage node pad contact hole 115a is divided into two regions by setting an axis that bisects the storage node pad contact hole 115a in the longitudinal direction of the gate patterns 109, the active region 103a. Regions adjacent to the gate patterns 109 across the surface are substantially rectangular. The bit line pad contact hole 115b may be formed using a photomask having a contact pattern 114b by a conventional contact layout method. Alternatively, the bit line pad contact hole 115b may be selectively formed using a contact layout method according to an embodiment of the present invention.

상기 스토리지 노드 패드 콘택 홀(115a)에 의하여 상기 제1 불순물 영역(112s)의 노출되는 면적은 증가한다. 상기 스토리지 노드 패드 콘택 홀(115a)에 의하여 노출된 제1 불순물 영역의 반도체기판 내에 플러그 이온주입을 실시할 수 있다. 즉, 디램 소자의 누설전류를 개선하기 위하여 불순물 이온들을 주입하는 플러그 이온주입을 실시할 수 있다. 상기 플러그 이온주입은 5족 불순물 이온들을 사용하여 실시될 수 있다. 예를 들어, 상기 플러그 이온주입은 인(phosphorous) 이온들을 사용하여 실시될 수 있다. 결과적으로, 본 발명의 실시예에 의하면, 상기 스토리지 노드 패드 콘택 홀(115a)에 의하여 노출된 제1 불순물 영역의 면적이 증가하되, 상기 활성영역을 가로지르는 게이트 패턴들(109)과 인접한 경계영역의 상기 제1 불순물 영역(112s)의 노출된 면적을 증가시킬 수 있다. 이에 따라, 상기 플러그 이온주입 효과를 증가시킬 수 있다. 따라서, 디램 소자에서 문제가 되는 누설전류를 보다 효과적으로 방지할 수 있다. 그 결과, 디램소자의 리프레쉬 특성을 개선할 수 있다.The exposed area of the first impurity region 112s by the storage node pad contact hole 115a increases. Plug ion implantation may be performed in the semiconductor substrate of the first impurity region exposed by the storage node pad contact hole 115a. That is, plug ion implantation may be performed to implant impurity ions to improve leakage current of the DRAM device. The plug ion implantation may be performed using Group 5 impurity ions. For example, the plug ion implantation can be carried out using phosphorous ions. As a result, according to an exemplary embodiment of the present invention, an area of the first impurity region exposed by the storage node pad contact hole 115a increases, but a boundary region adjacent to the gate patterns 109 crossing the active region is increased. The exposed area of the first impurity region 112s may be increased. Accordingly, the plug ion implantation effect can be increased. Therefore, leakage current, which is a problem in the DRAM device, can be prevented more effectively. As a result, the refresh characteristics of the DRAM device can be improved.

이어서, 상기 스토리지 노드 패드 콘택 홀(115a)을 채우는 스토리지 노드 콘택 패드(117a) 및 상기 비트라인 패드 콘택 홀(115b)을 채우는 비트라인 콘택 패드(117b)를 형성한다. 상기 스토리지 노드 콘택 패드(117a) 및 상기 비트라인 콘택 패드(117b)는 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 스토리지 노드 콘택 패드(117a)는 종래의 스토리지 노드 콘택 패드보다 평면도상에서 더 넓은 면적을 확보할 수 있다. 이와 같은 결과는, 상기 스토리지 노드 패드 콘택 홀(115a) 내에 형성되는 상기 스토리지 노드 콘택 패드(117a)와 상기 스토리지 노드 패드 콘택 홀(115a)에 의하여 노출되는 제1 불순물 영역(112s)과의 접촉 면적을 증가시킬 수 있다. Next, a storage node contact pad 117a filling the storage node pad contact hole 115a and a bitline contact pad 117b filling the bitline pad contact hole 115b are formed. The storage node contact pads 117a and the bit line contact pads 117b may be formed of a doped polysilicon layer. The storage node contact pad 117a may secure a larger area in plan view than the conventional storage node contact pad. The result is that the contact area between the storage node contact pad 117a formed in the storage node pad contact hole 115a and the first impurity region 112s exposed by the storage node pad contact hole 115a is exposed. Can be increased.

결론적으로, 상기 플러그 이온주입 효과를 증가시킬 수 있고, 상기 스토리지 노드 콘택 패드(117a)와 상기 제1 불순물 영역(112s)과의 접촉 저항을 개선할 수 있다. 그 결과, 디램 소자의 전기적 특성이 개선 될 수 있다.In conclusion, the plug ion implantation effect may be increased, and the contact resistance between the storage node contact pad 117a and the first impurity region 112s may be improved. As a result, electrical characteristics of the DRAM device may be improved.

도 3 및 도 4c를 다시 참조하여, 본 발명의 다른 실시예에 의한 반도체소자를 설명하기로 한다.Referring to FIGS. 3 and 4C again, a semiconductor device according to another exemplary embodiment of the present invention will be described.

도 3 및 도 4c를 참조하면, 반도체기판(101)의 소정영역에 적어도 하나의 활성영역(103a)을 한정하는 소자분리막(103)이 배치된다. 상기 활성영역(103a)을 가로지르는 게이트 패턴들(109)이 배치된다. 여기서, 상기 활성영역(103a)은 한 쌍의 게이트 패턴들(109)과 교차한다. 따라서, 상기 활성영역(103a)의 각각은 상기 한 쌍의 게이트 패턴들(109)에 의하여 3개의 영역으로 나뉘어진다. 상기 한 쌍의 게이트 패턴들(109) 사이의 활성영역 내에 제2 불순물 영역(112d)이 배치되고, 상기 제2 불순물 영역(112d)의 양 옆에 위치한 활성영역 내에 제1 불순물 영역(112s)이 배치된다. 상기 게이트 패턴들(109)의 측벽을 덮는 스페이서(111)가 배치된다. 3 and 4C, an isolation layer 103 defining at least one active region 103a is disposed in a predetermined region of the semiconductor substrate 101. Gate patterns 109 crossing the active region 103a are disposed. The active region 103a intersects the pair of gate patterns 109. Therefore, each of the active regions 103a is divided into three regions by the pair of gate patterns 109. A second impurity region 112d is disposed in an active region between the pair of gate patterns 109, and a first impurity region 112s is disposed in an active region positioned at both sides of the second impurity region 112d. Is placed. Spacers 111 covering sidewalls of the gate patterns 109 are disposed.

상기 게이트 패턴들(109) 사이의 영역을 채우는 층간절연막(113)이 배치된다. 이 경우에, 상기 층간절연막(113) 내에 상기 제1 불순물 영역(112s) 및 상기 제2 불순물 영역(112d)을 각각 노출시키는 스토리지 노드 패드 콘택 홀(115a) 및 비트라인 패드 콘택 홀(115b)이 배치된다. 상기 스토리지 노드 패드 콘택 홀(115a)은 본 발명의 일 실시예에서의 콘택 레이아웃 방법에 의한 콘택 패턴(114a)을 포토 마스크로 사용하여 형성된다. 상기 비트라인 패드 콘택 홀(115b)은 통상의 콘택 레이아웃 방법에 의한 콘택 패턴(114b)을 갖는 포토마스크를 사용하여 형성될 수 있다. 상기 스토리지 노드 패드 콘택 홀(115a)을 상기 게이트 패턴들(109)의 길이 방향으로 이등분하는 축을 설정하여 상기 스토리지 노드 패드 콘택 홀(115a)을 2개의 영역으로 나누었을 때, 상기 스토리지 노드 패드 콘택 홀(115a)의 상기 활성영역(103a)을 가로지르는 게이트 패턴들(109)에 인접한 영역은 실질적으로 사각형을 이룬다. 상기 스토리지 노드 패드 콘택 홀(115a)에 의하여 상기 제1 불순물 영역(112s)의 노출되는 면적은 증가한다. 상기 스토리지 노드 패드 콘택 홀(115a)에 의하여 노출된 제1 불순물 영역의 면적이 증가하되, 상기 활성영역을 가로지르는 게이트 패턴들(109)과 인접한 경계영역의 상기 제1 불순물 영역(112s)의 노출된 면적이 증가한다. 상기 노출된 제1 불순물 영역(112s)의 반도체기판 내에 플러그 이온주입에 의한 불순물 이온들이 위치한다. 상기 불순물 이온들은 5족 불순물 이온들일 수 있다. 예를 들면, 상기 불순물 이온들은 인(P) 이온 일 수 있다. 상기 불순물 이온들은 디램 소자에서 발생되는 누설전류를 효과적으로 감소시킬 수 있다. 상기 스토리지 노드 패드 콘택 홀(115a) 및 상기 비트라인 패드 콘택 홀(115b)을 각각 채우는 스토리지 노드 콘택 패드(117a) 및 비트라인 콘택 패드(117b)가 배치된다. 상기 스토리지 노드 콘택 패드(117a) 및 비트라인 콘택 패드(117b)는 각각 도핑된 폴리실리콘막일 수 있다. 이와 같이, 상기 스토리지 노드 콘택 패드(117a)가 평면도로 보았을 때, 상기 활성영역을 가로지르는 게이트 패턴들(109)에 인접한 영역이 실질적으로 사각형이기 때문에 상기 스토리지 노드 콘택 패드(117a)와 상기 제1 불순물 영역(112s)과의 접촉 면적을 충분히 확보 할 수 있다. 이에 따라, 상기 스토리지 노드 콘택 패드(117a)와 제1 불순물 영역과의 접촉 저항을 감소시킬 있다. An interlayer insulating layer 113 is formed to fill an area between the gate patterns 109. In this case, the storage node pad contact hole 115a and the bit line pad contact hole 115b exposing the first impurity region 112s and the second impurity region 112d in the interlayer insulating film 113 are formed. Is placed. The storage node pad contact hole 115a is formed using the contact pattern 114a according to the contact layout method according to the exemplary embodiment of the present invention as a photo mask. The bit line pad contact hole 115b may be formed using a photomask having a contact pattern 114b by a conventional contact layout method. When the storage node pad contact hole 115a is divided into two regions by setting an axis dividing the storage node pad contact hole 115a in the longitudinal direction of the gate patterns 109, the storage node pad contact hole. The region adjacent to the gate patterns 109 across the active region 103a of 115a is substantially rectangular. The exposed area of the first impurity region 112s by the storage node pad contact hole 115a increases. The area of the first impurity region exposed by the storage node pad contact hole 115a is increased, but the first impurity region 112s of the boundary region adjacent to the gate patterns 109 crossing the active region is exposed. Increased area. Impurity ions due to plug ion implantation are positioned in the exposed semiconductor substrate of the first impurity region 112s. The impurity ions may be Group 5 impurity ions. For example, the impurity ions may be phosphorus (P) ions. The impurity ions can effectively reduce the leakage current generated in the DRAM device. Storage node contact pads 117a and bitline contact pads 117b filling the storage node pad contact hole 115a and the bitline pad contact hole 115b are disposed. The storage node contact pads 117a and the bit line contact pads 117b may be doped polysilicon layers, respectively. As described above, when the storage node contact pad 117a is viewed in plan view, the area adjacent to the gate patterns 109 crossing the active area is substantially rectangular, so that the storage node contact pad 117a and the first region are substantially rectangular. The contact area with the impurity regions 112s can be sufficiently secured. Accordingly, the contact resistance between the storage node contact pad 117a and the first impurity region may be reduced.

상술한 바와 같이 본 발명에 따르면, 본 발명의 콘택 레이아웃 방법에 의하여 콘택 홀을 형성하였을 경우, 종래와 동일한 디자인 룰 및 공정조건으로 콘택 홀을 형성하였을 경우보다, 평면도로 보았을 때 넓은 면적의 콘택 홀을 형성할 수 있다. 이와 같은 콘택 레이아웃 방법을 디램 소자의 셀프 얼라인 콘택 공정에 적용하였을 경우, 스토리지 노드 패드 콘택 홀에 의하여 노출되는 반도체기판의 면적을 충분히 확보할 수 있다. 이에 따라, 상기 스토리지 노드 패드 콘택 홀에 의하여 노출되는 반도체기판 내에 소자의 전기적 특성을 개선하기 위한 플러그 이온주입을 실시할 경우, 상기 플러그 이온주입에 의한 이온 주입 효과를 증가시킬 수 있다. 또한, 상기 스토리지 노드 패드 콘택 홀 내에 형성되는 스토리지 노드 콘택 패드와 반도체기판 사이의 접촉 면적을 보다 증가시킬 수 있다. 이에 따라, 반도체 소자의 전기적 특성을 개선할 수 있다.As described above, according to the present invention, when the contact hole is formed by the contact layout method of the present invention, the contact hole having a larger area when viewed in plan view than when the contact hole is formed under the same design rules and process conditions as before. Can be formed. When the contact layout method is applied to the self-aligned contact process of the DRAM device, the area of the semiconductor substrate exposed by the storage node pad contact hole can be sufficiently secured. Accordingly, when the plug ion implantation is performed to improve the electrical characteristics of the device in the semiconductor substrate exposed by the storage node pad contact hole, the ion implantation effect by the plug ion implantation may be increased. In addition, the contact area between the storage node contact pads formed in the storage node pad contact holes and the semiconductor substrate may be further increased. Accordingly, the electrical characteristics of the semiconductor device can be improved.

Claims (5)

사각형의 주 콘택을 배치하고,Place a rectangular main contact, 상기 주 콘택의 적어도 하나의 모서리의 가장자리 영역에 상기 모서리 길이의 1/2보다 작은 길이를 갖는 사각형의 외부로 돌출된 영역의 보조 콘택을 배치하는 것을 포함하는 콘택 레이아웃 방법.Disposing an auxiliary contact of an outwardly protruding region of a rectangle having a length less than one half of the edge length in an edge region of at least one corner of the primary contact. 반도체기판 내에 적어도 하나의 활성영역을 한정하는 소자분리막을 형성하고,Forming a device isolation film defining at least one active region in the semiconductor substrate, 상기 활성영역의 소정영역을 가로지르는 서로 평행한 한 쌍의 게이트 패턴들을 형성하고,Forming a pair of gate patterns parallel to each other across a predetermined region of the active region, 상기 게이트 패턴들 사이의 영역을 채우는 층간절연막을 형성하고,An interlayer insulating film is formed to fill regions between the gate patterns; 상기 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 활성영역을 노출시키는 복수개의 콘택홀들을 형성하되, 상기 콘택 홀들 중 적어도 하나의 콘택 홀은 평면도로 보았을 때, 상기 게이트 패턴들의 길이방향으로 상기 콘택홀을 이등분하는 축을 설정하여 상기 콘택홀을 2개의 영역으로 나누었을 때, 상기 활성영역을 가로지르는 게이트 패턴들에 인접한 영역은 실질적으로 사각형으로 형성되는 것을 포함하는 반도체소자의 제조방법.The interlayer insulating layer is patterned to form a plurality of contact holes exposing active regions between the gate patterns, wherein at least one contact hole of the contact holes is viewed in plan view in the longitudinal direction of the gate patterns. And dividing the contact hole into two regions by setting an axis dividing into two regions, the regions adjacent to the gate patterns crossing the active region are substantially rectangular. 제 2 항에 있어서,The method of claim 2, 상기 콘택 홀들을 채우는 콘택 패드들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.And forming contact pads filling the contact holes. 반도체기판에 2차원적으로 배치된 적어도 하나의 활성영역;At least one active region disposed two-dimensionally on the semiconductor substrate; 상기 활성영역을 가로지르는 적어도 하나의 게이트 패턴들;At least one gate pattern across the active region; 상기 게이트 패턴들 사이를 채우는 층간절연막; 및An interlayer insulating film filling the gaps between the gate patterns; And 상기 층간절연막 내에 상기 게이트 패턴들 사이의 활성영역을 노출시키는 적어도 하나의 콘택 홀이 배치되되, 상기 콘택 홀은 평면도로 보았을 때, 상기 게이트 패턴들의 길이방향으로 상기 콘택 홀을 이등분하는 축을 설정하여 상기 콘택홀을 2개의 영역으로 나누었을 때, 상기 활성영역을 가로지르는 게이트 패턴들에 인접한 영역은 실질적으로 사각형인 것을 포함하는 반도체소자.At least one contact hole for exposing an active region between the gate patterns is disposed in the interlayer insulating layer, and the contact hole is formed by setting an axis that bisects the contact hole in the longitudinal direction of the gate patterns when viewed in plan view. When the contact hole is divided into two regions, the region adjacent to the gate patterns across the active region is substantially rectangular. 제 4 항에 있어서,The method of claim 4, wherein 상기 콘택 홀들을 채우는 콘택 패드들을 더 포함하는 반도체소자.The semiconductor device further comprises contact pads filling the contact holes.
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