KR20060039272A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, 복수의 반도체 칩이 적층된 반도체 장치에 있어서, 선접속(wire boinding)과 플립칩접속(filp-chip bonding)이 함께 이루어져 형성된 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명에 따르면 서로 크기가 다르거나 동일한 반도체칩을 적층하여 이루어진 반도체장치에 있어서 제작공정을 단순화하며 생산비용을 절감하고 패키지의 두께를 감소시킬 수 있는 반도체장치 및 반도체장치의 제조방법을 제공할 수 있다.
다중칩패키지, 시스템인패키지, 센터패드, 선접속, 플립칩접속

Description

반도체 장치 및 그 제조방법{Semiconductor device and the manufacturing method}
도 1(a)는 종래 반도체칩의 크기가 큰 순으로 아래에서부터 적층된 반도체장치의 적층상태를 나타내는 개략도이다.
도 1(b)는 종래 반도체칩의 크기가 큰 순으로 아래에서부터 적층된 반도체장치의 선접속(wire boinding)상태를 보여주는 개략도이다.
도 2(a)는 종래 상부에 적층된 반도체칩의 크기가 하부의 반도체칩의 크기보다 큰 반도체 장치의 개략도이다.
도 2(b)는 종래 상부에 적층된 반도체칩의 크기가 하부의 반도체칩의 크기보다 큰 반도체 장치의 선접속(wire boinding)방법을 보여주는 개략도이다.
도 3은 본 발명에 따른 반도체칩의 크기가 큰 순으로 아래에서부터 적층된 반도체장치의 구성 및 접속방법을 보여주는 개략도이다.
도 4는 본 발명에 따른 상부에 적층된 반도체칩의 크기가 하부의 반도체칩의 크기보다 큰 반도체장치의 구성 및 접속방법을 보여주는 개략도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판 2, 3 : 제1, 2반도체칩
4 : 스페이서 5 : 접착재
6 : 금속범프 7 : 와이어
11, 21, 31 : 본딩패드
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, 복수의 반도체 칩이 적층된 반도체 장치 및 그 제조방법에 관한 것이다.
전자 기기의 소형, 경량, 박형화를 위해 반도체 장치에서 반도체칩의 고밀도 실장을 실현시킬 수 있는 여러 가지 패키징 기술이 개발되어 왔다.
특히, 복수의 반도체칩을 모아서 단일의 패키지 내에 실장하는 멀티칩패키지(Multi Chip Package; MCP), 멀티칩패키지 중에서도 각각 다른 기능을 갖는 복수의 반도체칩을 단일의 패키지에 밀봉하여 시스템화를 실현한 시스템인패키지(System In Package; SIP) 등의 개발이 진행되어 왔다.
도 1 내지 도 2는 종래의 시스템인패키지 또는 멀티칩패키지의 반도체장치에서, 복수의 반도체칩을 적층하여 선접속(wire boinding)한 칩 적층형의 반도체 장치의 구성예를 도시한다. 도 1(a)는 종래 반도체칩의 크기가 큰 순으로 아래에서부터 적층된 반도체 장치(이하 "일반형 반도체장치"라고 함)의 적층상태를 나타내는 개략도이고, 도 1(b)는 종래 반도체 칩의 크기가 큰 순으로 아래에서부터 적층된 일반형 반도체 장치의 선접속상태를 보여주는 개략도이다.
도 1(a)에서 보여지는 바와 같이, 종래 시스템인패키지 또는 멀티칩패키지의 반도체장치에서, 일반형 반도체 장치(10)는 인쇄기판(PCB) 등으로 이루어지는 기판(1)을 적층 기판으로 하고 제1반도체칩(2), 이보다 크기가 작은 제2반도체칩(3)이 아래에서부터 순서대로 적층된 구성으로 되어 있다.
이와 같이 크기가 큰 반도체칩에서부터 크기가 작은 반도체칩으로 적층되는 이유는 상부에 적층되는 제2반도체칩의 크기가 하부에 적층되어 있는 제1반도체칩의 크기보다 큰 경우, 기판과 전기적 접속을 위한 선접속(wire boinding)공정시 와이어가 상부의 제2반도체칩에 닿게 되는 등의 문제가 발생해 와이어의 루프형성에 어려움이 따르기 때문이다.
한편, 기판(1)과 제1반도체칩(2) 사이 및 제1반도체칩(2)과 제2반도체칩(3) 사이는 에폭시, 페이스트 등과 같은 접착재(5)를 이용해 접착되어 있다.
또한 도 1(b)에서 보여지는 바와 같이, 제1반도체칩(2), 제2반도체칩(3)에는 외부와 도통하기 위한 선접속이 가능한 본딩패드들(21, 31)이 각각 형성되어 있다. 이 본딩패드들(21, 31)은 기판(1)에 형성된 본딩패드(11)에 각각 접속되어 있다. 이 접속에는 도 1(b)에서 보여지는 바와 같이, 금선 또는 이와 유사한 기능을 가진 와이어(7)를 이용한 선접속법이 사용된다. 한편, 적층되는 반도체칩들 일부의 본딩패드가 기판 위의 본딩패드와 결선되지 않고 적층된 다른 반도체칩의 본딩패드와 결선되는 경우도 있다.
도 2(a)는 종래 상부에 적층된 반도체칩의 크기가 하부의 반도체칩의 크기보다 큰 반도체 장치(이하 "SDS(Same Die Stack)형 반도체장치"라고 함)의 개략도이고, 도 2(b)는 종래 상부에 적층된 반도체 칩의 크기가 하부의 반도체칩의 크기보 다 큰 SDS형 반도체 장치의 선접속방법을 보여주는 개략도이다.
종래 시스템인패키지 또는 멀티칩패키지의 반도체장치에서 상부에 적층된 반도체칩의 크기가 하부의 반도체칩의 크기보다 큰 SDS형 반도체 장치(20)는 상기한 일반형 반도체장치(10)와 달리 제2반도체칩(3)의 크기가 제1반도체칩(2)의 크기보다 크기 때문에, 상술한 바와 같이 선접속공정시 제2반도체칩(3)으로 인해 와이어루프를 형성하는 것이 용이하지 않다. 따라서, 이러한 문제점을 해결하기 위해, 도 2(a)에서 보여지는 바와 같이, 제1반도체칩(2)과 제2반도체칩(3) 사이에 에폭시, 페이스트 등과 같은 접착재(5)를 사용해 스페이서(4)를 개재하여 적층되어야 한다.
또한 도 2(b)에서 보여지는 바와 같이, 제1반도체칩(2), 제2반도체칩(3)에는 외부와 도통하기 위한 선접속이 가능한 본딩패드들(21, 31)이 각각 형성되어 있고, 이 본딩패드들(21, 31)은 기판(1)에 형성된 본딩패드(11)에 각각 접속되어 있다. 이 접속에서도 금선 또는 이와 유사한 기능을 가진 와이어(7)를 이용한 선접속법이 사용된다. 또한, 적층되는 반도체칩들 일부의 본딩패드가 기판 위의 본딩패드와 결선되지 않고 적층된 다른 반도체칩의 본딩패드와 결선되는 경우도 있다.
그러나, 상기한 바와 같은 일반형 또는 SDS형 반도체 장치에서 기판상에 제1반도체칩, 제2반도체칩을 스택 적층하고 선접속한 경우에는 이하와 같은 문제점이 있다.
우선, 적층되는 반도체칩의 본딩패드의 위치로 인해 반도체칩의 적층에 어려움이 따른다. 특히, 제1반도체칩의 본딩패드(21)가 반도체칩의 중앙에 있는 센터패드인 경우에는 제1반도체칩 앞면(22)에 제2반도체칩을 바로 적층하는 것이 불가능 하다. 그 이유는 본딩패드가 제1반도체칩의 중앙에 존재하기 때문에 제2반도체칩을 제1반도체칩 상에 적층하기 위해 접착재를 제1반도체칩 상에 도포하는 경우, 본딩패드 상에도 접착재가 도포되게 되어 기판과 제1반도체칩이 전기적으로 연결될 수 없게 되기 때문이다. 따라서, 기판과 제1반도체칩의 전기적 접속을 위해서는 본딩패드의 위치를 바꾸기 위해 사용되는 본딩패드리매터링(Bonding Pad Remataling) 또는 리디스트리뷰션(Redistribution) 방식, 즉, 반도체칩에 리매터링(Remataling)을 하기 위한 재배치패턴을 형성한 후 금속층을 입히고 다시 식각하는 공정 등에 의해 중앙의 본딩패드의 위치를 반도체칩의 외측 등 소정의 위치로 재배치하는 추가공정이 필요하게 된다.
또한, 상부에 적층되는 제2반도체칩의 크기가 하부에 적층되는 제1반도체칩의 크기보다 큰 SDS형 반도체 장치의 경우에는 적층되는 반도체칩 사이에 스페이서를 이용해야 하므로, 스페이서의 사용에 의해 패키지의 두께가 커지게 되며 적층공정이 복잡해 짐과 동시에 원가가 상승되는 요인이 된다.
또한, 제1반도체칩과 제2반도체칩 등 적층되는 반도체칩들의 본딩패드 각각과 접속하기 위해 기판상에 수개의 본딩패드가 마련되어야 하므로, 적층되는 반도체칩의 수가 늘어날수록 기판상의 본딩패드면적이 협소하게 된다.
또한, 적층된 반도체칩에 있는 본딩패드마다 각각 선접속을 해야하므로, 선접속공정이 복잡해진다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 서로 크기가 다르 거나 동일한 반도체칩을 적층하여 이루어진 반도체장치에 있어서 기판상에 처음으로 적층되는 반도체칩의 본딩패드의 위치가 반도체칩의 중앙에 위치한 센터패드인 경우에도 본딩패드를 재배치하는 추가공정없이 적층이 가능하여 제작공정을 단순화할 수 있고 아울러 스페이서의 개재없이 적층이 가능하여 생산비용을 절감하며 패키지의 두께를 감소시킬 수 있는 반도체장치 및 반도체장치의 제조방법을 제공하는 것에 있다.
본 발명은 상기의 과제를 해결하기 위해서, 서로 다르거나 동일한 크기의 반도체칩들을 적층하여 이루어지는 반도체장치에 있어서, 본딩패드를 구비하는 기판, 앞면의 본딩패드에 형성된 금속범프를 이용하여 상기 기판과 접속되는 제1반도체칩 및 접착재를 이용하여 상기 제1반도체칩의 뒷면에 적층되고 상기 기판의 본딩패드와 와이어에 의해 접속되는 본딩패드를 구비하는 제2반도체칩을 포함하는 반도체장치이다.
또한, 본 발명은 서로 다르거나 동일한 크기의 반도체칩들을 적층하여 반도체장치를 제조하는 반도체장치 제조방법에 있어서, 제1반도체칩 앞면의 본딩패드에 형성된 금속범프를 이용하여 제1반도체칩과 기판을 접속하는 단계, 접착재를 이용하여 상기 제1반도체칩의 뒷면에 제2반도체칩을 적층하는 단계, 및 상기 제2반도체칩의 본딩패드와 상기 기판의 본딩패드를 와이어에 의해 접속하는 단계를 포함하는 반도체장치 제조방법이다.
(제1실시예)
이하, 본 발명에 따른 제1실시예가 도 3을 참조하여 설명될 것이다.
도 3은 본 발명에 따른 반도체칩의 크기가 큰 순으로 아래에서부터 적층된 일반형 반도체장치의 구성 및 접속방법을 보여주는 개략도이다.
도 3에 도시된 바와 같이, 본 실시형태의 반도체 장치(100)는 기판(1)에 제1반도체칩(2), 제1반도체칩보다 크기가 작은 제2반도체칩(3)이 순서대로 적층된 구성이다. 기판(1) 상에는 배선층(미도시)이 형성되어 있고, 제2반도체칩(3)과 선접속을 하기 위한 본딩패드(11)가 형성되어 있다. 또한, 제1반도체칩의 앞면(22)에는 배선층(미도시)과 본딩패드(21)가 형성되어 있고 본딩패드(21)에는 금속범프(6)가 형성되어 있으며, 제1반도체칩과 기판은 이 금속범프(6)에 의해 접속되어 있다. 여기서 금속범프(6)는 땜납범프 또는 금범프 등의 도전성범프이다.
또한, 제2반도체칩(3)은 제1반도체칩의 뒷면(23)에 에폭시수지, 페이스트 등과 같은 접착재(5)를 사용해 적층되며, 제2반도체칩의 앞면(32)에는 배선층(미도시)과 본딩패드(31)가 형성되어 있고 이 본딩패드(31)는 기판(1)과 선접속에 의해 전기적으로 접속되어 있다. 선접속시 와이어(7)는 금이나 알루미늄의 세선 등이 이용된다.
이하, 본 발명에 따른 제1실시예의 반도체장치의 제조방법이 설명될 것이다.
기판(1)이 마련되고 제1반도체칩(2)의 앞면(22)에 있는 본딩패드 상에 금속범프(6)를 형성한 후 제1반도체칩(2)이 뒤집어져 제1반도체칩(2)의 금속범프(6)와 기판(1)이 접속된다. 즉, 기판(1)과 제1반도체칩(2)은 소위 "플립칩접속(filp-chip bonding)"기술이라 일컫는 방식에 의해 접속된다. 그 후 기판(1)과 제1반도체칩(2) 사이가 에폭시, 페이스트 등과 같은 접착재(5)로 채워지고 제1반도체칩(2)보다 크기가 작은 제2반도체칩(3)이 에폭시, 페이스트 등과 같은 접착재(5)를 사용하여 제1반도체칩의 뒷면(23)상에 적층된다. 다음 제2반도체칩의 본딩패드(31)와 기판(1) 상의 본딩패드(11)가 와이어(7)를 통해 전기적으로 접속된다. 이 때 필요한 경우 본딩패드 리매터링(Bonding Pad Remataling) 또는 리디스트리뷰션(Redistrbution) 방식 등에 의해 제2반도체칩의 본딩패드(31)를 제2반도체칩의 외측 등 소정의 위치로 재배치한 후 제2반도체칩(3)을 적층함으로써 기판과 제2반도체칩의 선접속을 용이하게 하도록 할 수 있고 아울러 제2반도체칩 상에 반도체칩이 더 적층되는 경우에도 적층을 용이하게 할 수 있다.
상기한 바와 같이 본 발명에 따른 제1실시예에 따르면, 제1반도체칩(2)이 기판(1)과 플립칩 접속되어 있고 이 제1반도체칩의 뒷면(23) 상에 제2반도체칩(2)이 적층되어 기판(1)과 선접속에 의해 전기적으로 접속되어 있으므로, 제1반도체칩의 본딩패드(21)가 반도체칩의 중앙에 위치되어 있더라도 본딩패드의 위치를 변경하는 추가공정없이 바로 기판(1)상에 적층될 수 있어 제1 및 제2반도체칩의 적층이 용이해질 수 있다.
또한, 기판(1)상에 최초로 적층되는 제1반도체칩(2)이 기판(1)과 플립칩 접속으로 이루어져 있기 때문에 기판(1)상에 제1반도체칩과의 선접속을 위한 별도의 본딩패드가 필요하지 않게 된다. 따라서, 서로 다른 크기의 반도체칩이 선접속만으로 이루어지는 종래의 경우에 비해 적층되는 반도체칩들과의 접속을 위한 본딩패드의 면적이 기판상에서 더욱 확보될 수 있고, 선접속공정 작업이 보다 용이해 질 수 있다.
(제2실시예)
이하, 본 발명에 따른 제2실시예가 도 4를 참조하여 설명될 것이다.
도 4는 본 발명에 따른 상부에 적층된 반도체칩의 크기가 하부의 반도체칩의 크기보다 큰 SDS형 반도체장치의 구성 및 접속방법을 보여주는 개략도이다.
도 4에 도시된 바와 같이, 본 제2실시예의 반도체 장치(200)는 제1실시예의 반도체장치와 비교해 제2반도체칩의 크기가 제1반도체칩의 크기보다 작다는 것 외에는 제1실시예와 동일하다. 즉, 제2실시예의 반도체장치는 기판(1)에 제1반도체칩(2), 제1반도체칩보다 크기가 큰 제2반도체칩(2)이 순서대로 적층된 구성이다. 기판(1) 상에는 배선층(미도시)이 형성되어 있고, 제2반도체칩(2)과 선접속을 하기 위한 본딩패드(11)가 형성되어 있다. 또한, 제1반도체장치의 앞면(21)에는 배선층(미도시)과 본딩패드(21)가 형성되어 있고 본딩패드(21)에는 금속범프(6)가 형성되어 있으며 제1반도체칩(2)과 기판(1)은 금속범프(6)에 의해 접속되어 있다. 여기서 금속범프(6)는 땜납범프 또는 금범프 등의 도전성범프이다.
또한, 제2반도체칩(2)은 제1반도체칩의 뒷면(23)에 에폭시, 페이스트 등과 같은 접착재(5)를 이용해 적층되며, 제2반도체칩의 앞면(32)에는 배선층(미도시)과 본딩패드(31)가 형성되어 있고, 이 본딩패드(31)는 기판(1)과 선접속에 의해 전기적으로 접속되어 있다. 선접속시 와이어(7)는 금이나 알루미늄의 세선 등이 이용된다.
이하, 본 발명에 따른 제2실시예의 반도체장치의 제조방법이 설명될 것이다.
기판(1)이 마련되고 제1반도체칩(2)의 앞면(22)에 있는 본딩패드 상에 금속범프(6)를 형성한 후 제1반도체칩(2)이 뒤집어져 제1반도체칩(2)의 금속범프(6)와 기판(1)이 접속된다. 즉, 제1반도체칩(2)과 기판(1)은 소위 "플립칩접속(filp-chip bonding)"기술이라 일컫는 방식에 의해 접속된다. 그 후 제1반도체칩(2)보다 크기가 큰 제2반도체칩(3)이 에폭시, 페이스트 등과 같은 접착재(5)를 사용하여 제1반도체칩의 뒷면(23)상에 적층된다. 다음 제2반도체칩(3)상의 본딩패드(31)와 기판(1) 상의 본딩패드(11)가 와이어(7)를 통해 전기적으로 접속된다. 이 때 필요한 경우 본딩패드 리매터링(Bonding Pad Remataling) 또는 리디스트리뷰션(Redistrbution) 방식 등에 의해 제2반도체칩의 본딩패드를 반도체칩의 외측 등 소정의 위치로 재배치한 후 제2반도체칩을 적층함으로써 기판과 제2반도체칩의 선접속을 용이하게 하도록 할 수 있고 아울러 제2반도체칩 상에 반도체칩이 더 적층되는 경우에도 적층을 용이하게 할 수 있다.
상기한 바와 같이 본 발명에 따른 제2실시예에 따르면, 제1반도체칩(2)이 기판(1)과 플립칩 접속되어 있고 이 제1반도체칩의 뒷면(23)에 제2반도체칩(3)이 적층되어 제2반도체칩(3)의 본딩패드(31)와 기판이 선접속에 의해 전기적으로 접속되어 있으므로, 제1반도체칩의 본딩패드가 반도체칩의 중앙에 위치되어 있더라도 본딩패드의 위치를 변경하는 추가공정없이 바로 기판상에 적층될 수 있어 반도체칩의 적층이 용이해질 수 있다.
또한, 제1반도체칩과 크기가 동일하거나 큰 제2반도체칩을 제1반도체칩 상에 적층하기 위해 제1반도체칩과 제2반도체칩 사이에 스페이서를 개재하는 종래와 달 리 제1반도체칩의 뒷면에 에폭시 등의 접착재를 이용해 제2반도체칩을 스페이서 없이 적층할 수 있게 되어 반도체장치의 제조공정이 단순해지며 원가가 절감되는 효과가 있다.
게다가 스페이서를 사용하지 않기 때문에 스페이서와 스페이서를 개재하기 위해 사용되는 접착재의 두께만큼 패키지의 두께를 줄일 수 있다.
또한, 기판상에 최초로 적층되는 제1반도체칩이 기판과 플립칩 접속으로 이루어져 있기 때문에 기판상에 제1반도체칩과의 선접속을 위한 별도의 본딩패드가 필요하지 않게 된다. 따라서, 서로 다른 크기의 반도체칩이 선접속만으로 이루어지는 종래의 경우에 비해 적층되는 반도체칩들과의 접속을 위한 본딩패드의 면적이 기판상에서 더욱 확보될 수 있고, 선접속공정 작업이 보다 용이해 질 수 있다.
이상에서와 같이 본 발명은 비록 상기 실시예에 한해 설명되었지만 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러 가지로 변형된 실시예도 가능할 것이다. 예컨대, 제2반도체칩의 크기는 제1반도체칩의 크기와 동일할 수도 있다.
또한, 상기 실시예에서는 기판상에 제1반도체칩, 제2반도체칩만이 적층되었으나, 제2반도체칩 상에 서로 크기가 동일하거나 다른 복수의 반도체칩이 더 적층될 수도 있다. 이 경우 제2반도체칩 상에 적층되는 반도체칩들은 종래와 같은 적층방법에 의해 적층되고 선접속에 의해 기판과 전기적으로 연결된다.
본 발명에 따르면 서로 크기가 다르거나 동일한 반도체칩을 적층하여 이루어진 반도체장치에 있어서 기판상에 처음으로 적층되는 반도체칩의 본딩패드의 위치 가 반도체칩의 중앙에 위치한 센터패드인 경우에도 본딩패드를 재배치하는 추가공정없이 적층이 가능하여 제작공정을 단순화할 수 있고 아울러 스페이서의 개재없이 적층이 가능하여 생산비용을 절감하며 패키지의 두께를 감소시킬 수 있는 반도체장치 및 반도체장치의 제조방법을 제공할 수 있다.

Claims (2)

  1. 서로 다르거나 동일한 크기의 반도체칩들을 적층하여 이루어지는 반도체장치에 있어서,
    본딩패드를 구비하는 기판;
    앞면의 본딩패드에 형성된 금속범프를 이용하여 상기 기판과 접속되는 제1반도체칩; 및
    접착재를 이용하여 상기 제1반도체칩의 뒷면에 적층되고, 상기 기판의 본딩패드와 와이어에 의해 접속되는 본딩패드를 구비하는 제2반도체칩을 포함하는 반도체장치.
  2. 서로 다르거나 동일한 크기의 반도체칩들을 적층하여 반도체장치를 제조하는 반도체장치 제조방법에 있어서,
    제1반도체칩 앞면의 본딩패드에 형성된 금속범프를 이용하여 제1반도체칩과 기판을 접속하는 단계;
    접착재를 이용하여 상기 제1반도체칩의 뒷면에 제2반도체칩을 적층하는 단계; 및
    상기 제2반도체칩의 본딩패드와 상기 기판의 본딩패드를 와이어에 의해 접속하는 단계를 포함하는 반도체장치 제조방법.
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