KR20060036712A - Method of manufacturing a semiconductor device - Google Patents

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KR20060036712A
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Abstract

플래시 메모리 장치의 플로팅 게이트를 제조하는 방법에 있어서, 반도체 기판 상에 액티브 영역을 정의하며 상기 반도체 기판의 표면을 노출시키는 개구를 갖는 절연 패턴을 형성한다. 상기 절연 패턴이 형성된 반도체 기판을 세정한 후, 상기 반도체 기판을 수소 기체 분위기에서 열처리하고, 상기 액티브 영역 상에 실리콘 단결정층을 형성하며, 상기 실리콘 단결정층을 산화시켜 터널 산화막을 형성한다. 이때, 상기 터널 산화막 및 반도체 기판 사이의 계면성이 개선되어 상기 플래시 메모리의 문턱 전압을 일정하게 유지할 수 있다. 이어서, 상기 터널 산화막이 형성된 개구를 매립하는 폴리실리콘층을 형성하고, 상기 절연 패턴의 상부면이 노출되도록 평탄화 공정을 수행하여 상기 개구 내에 플로팅 게이트를 형성한다.A method of manufacturing a floating gate of a flash memory device, the method comprising: forming an insulating pattern having an opening defining an active region on a semiconductor substrate and exposing a surface of the semiconductor substrate. After cleaning the semiconductor substrate on which the insulating pattern is formed, the semiconductor substrate is heat-treated in a hydrogen gas atmosphere, a silicon single crystal layer is formed on the active region, and the silicon single crystal layer is oxidized to form a tunnel oxide film. In this case, the interface between the tunnel oxide layer and the semiconductor substrate may be improved to maintain a constant threshold voltage of the flash memory. Subsequently, a polysilicon layer filling the opening in which the tunnel oxide film is formed is formed, and a planarization process is performed to expose the upper surface of the insulating pattern to form a floating gate in the opening.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

도1 내지 도10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.1 through 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 패드 산화막100 semiconductor substrate 102 pad oxide film

104 : 포토레지스트 패턴 106 : 마스크 패턴104: photoresist pattern 106: mask pattern

108 : 트렌치 110 : 필드 절연 패턴108: trench 110: field insulation pattern

112 : 개구 118 : 터널 산화막112 opening 118 tunnel oxide film

120 : 폴리실리콘층 122 : 플로팅 게이트120 polysilicon layer 122 floating gate

124 : 유전막 126 : 제1도전층124: dielectric film 126: first conductive layer

128 : 제2도전층 130 : 컨트롤 게이트층128: second conductive layer 130: control gate layer

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트를 갖는 반도체 장치를 제조하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a floating gate.

반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(Read Only Memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불 휘발성(non-volatile) 메모리 장치로 구분될 수 있다. The semiconductor memory device has a relatively fast input / output of dynamic random access memory (DRAM) and static random access memory (SRAM) and data, and a volatile memory device in which data is lost as time passes. Although data input and output is relatively slow, such as Read Only Memory, it can be classified as a non-volatile memory device capable of permanently storing data.

상기 불 휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.In the case of the nonvolatile memory device, there is an increasing demand for an electrically erasable and programmable ROM (EEPROM) or flash memory capable of electrically inputting / outputting data. The flash memory device has a structure for electrically controlling input and output of data by using F-N tunneling or channel hot electron injection.

상기 플래시 메모리 장치를 제조하는 방법을 살펴보면, 반도체 기판 상에 액티브 영역을 정의하며 상기 기판의 표면을 노출시키는 개구를 갖는 절연 패턴을 형성하는 단계와, 상기 액티브 영역 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막이 형성된 개구를 매립하기 위하여 상기 제1폴리실리콘층 형성하는 단계와, 상기 터널 산화막이 노출될 때까지 상기 제1폴리실리콘층을 평탄화하여 플로팅 게이트가 형성되도록 하는 단계와, 노출된 부분의 상기 터널 산화막을 소정 두께만큼 식각한 후 전체 상부면에 유전막을 형성하는 단계와, 상기 유전막 상에 제2폴리실리콘층, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성한 후 패터닝하여 컨트롤 게이트(130)를 형성하는 단계와, 상기 플로팅 게이트의 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합 영역을 형성하는 단계를 포함한다.In the method of manufacturing the flash memory device, forming an insulating pattern having an opening defining an active region on the semiconductor substrate and exposing a surface of the substrate; forming a tunnel oxide layer on the active region; Forming the first polysilicon layer to fill the opening in which the tunnel oxide film is formed, and planarizing the first polysilicon layer until the tunnel oxide film is exposed to form a floating gate; Etching a portion of the tunnel oxide layer by a predetermined thickness, and forming a dielectric layer on the entire upper surface thereof; sequentially forming a second polysilicon layer, a tungsten silicide layer, and a hard mask on the dielectric layer; 130) and impurity in the exposed semiconductor substrate on both sides of the floating gate. Implanting water ions to form the junction region.

이와 같이 형성된 플래시 메모리 장치에서 메모리 셀은 반도체 기판 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 드레인 영역에 적절한 전압을 인가하여 상기 플로팅 게이트 내부에 전자들이 저장됨으로써 이루어진다. 이때, 상기 플로팅 게이트 내부에 전자가 저장되기 위해서는 문턱 전압(threshold voltage : Vth) 이상의 전압이 상기 컨트롤 게이트 및 드레인 영역에 인가되어야 한다. 상기 문턱 전압은 터널 산화막의 특성에 따라 달라질 수 있다. 따라서 터널 산화막의 특성이 다르면 상기 문턱 전압 산포가 커져 플래시 메모리의 신뢰성이 떨어진다.In the flash memory device formed as described above, the memory cell has a floating gate structure of a floating gate formed through a tunnel oxide layer on a semiconductor substrate and a control gate formed through a dielectric layer on the floating gate. Data is stored in a flash memory cell having such a structure by applying an appropriate voltage to the control gate and the drain region to store electrons inside the floating gate. In this case, in order for electrons to be stored in the floating gate, a voltage equal to or greater than a threshold voltage (Vth) must be applied to the control gate and the drain region. The threshold voltage may vary depending on the characteristics of the tunnel oxide layer. Therefore, if the characteristics of the tunnel oxide film are different, the threshold voltage distribution is increased, thereby reducing the reliability of the flash memory.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 터널 산화막의 막 특성을 개선한 반도체 장치의 제조 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method for manufacturing a semiconductor device that improves the film characteristics of the tunnel oxide film.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 측면에 따르면, 기판 상에 액티브 영역을 정의하며 상기 기판의 표면을 노출시키는 개구를 갖는 절연 패턴을 형성하는 단계와, 상기 절연 패턴이 형성된 기판을 세정하는 단계와, 상기 절연 패턴이 형성된 기판을 열처리하여 절연 패턴을 형성하는 동안 기판에 가해진 손상을 치유하는 단계와, 상기 액티브 영역 상에 실리콘 단결정층을 형성하는 단계와, 상기 실리콘 단결정층을 산화시켜 실리콘 산화막을 형성하는 단계를 포함한다.According to an aspect of the present invention to achieve the object of the present invention, the step of forming an insulating pattern having an opening defining an active region on the substrate and exposing the surface of the substrate, Cleaning the substrate, treating the substrate on which the insulating pattern is formed, healing the damage applied to the substrate while forming the insulating pattern, forming a silicon single crystal layer on the active region, and oxidizing the silicon single crystal layer. To form a silicon oxide film.

상술한 바와 같이 상기 실리콘 산화막의 특성을 개선하여 문턱 전압을 일정 하게 형성할 수 있어 반도체 장치의 신뢰성을 향상시킬 수 있다.As described above, the threshold voltage may be constantly formed by improving the characteristics of the silicon oxide layer, thereby improving reliability of the semiconductor device.

이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 장치의 제조방법에 대해 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.1 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 마스크층을 형성한다.Referring to FIG. 1, a pad oxide film 102 is formed on a semiconductor substrate 100 such as a silicon wafer, and a mask layer is formed on the pad oxide film 102.

상기 패드 산화막(102)은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정 등을 통해 형성될 수 있다. 상기 마스크층은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH 3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다.The pad oxide layer 102 may be formed through a thermal oxidation process, a chemical vapor deposition (CVD) process, or the like. The mask layer may be formed of silicon nitride, and may be a low pressure chemical vapor deposition (LPCVD) process or a plasma enhanced chemical vapor deposition process using SiH 2 Cl 2 gas, SiH 4 gas, NH 3 gas, or the like. It may be formed through a chemical vapor deposition (PECVD) process.

상기 마스크층 상에 포토리소그래피(photolithography) 공정을 통해 상기 마스크층의 표면을 노출시키는 포토레지스트 패턴(104)을 형성하고, 상기 포토레지스트 패턴(104)을 식각 마스크로 하는 식각 공정을 통해 마스크 패턴(106)을 형성한다. 상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다.A photoresist pattern 104 is formed on the mask layer to expose the surface of the mask layer through a photolithography process, and a mask pattern is formed through an etching process using the photoresist pattern 104 as an etch mask. 106). Examples of the etching process include a dry etching process using a plasma, a reactive ion etching process, and the like.

상기 포토레지스트 패턴(104)은 상기 마스크 패턴(106)을 형성한 후 애싱 공 정(ashing process) 및 스트립 공정을 통해 제거된다.The photoresist pattern 104 is removed through an ashing process and a stripping process after forming the mask pattern 106.

도 2 및 도 3을 참조하면, 상기 마스크 패턴(106)을 식각 마스크로 사용하는 등방성 식각 공정을 수행하여 상기 패드 산화막(102) 및 반도체 기판(100)의 표면 부위를 식각함으로써 반도체 기판(100)을 가로지르는 제1방향으로 트렌치(108)를 형성한다. 상기 트렌치(108)는 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다. 바람직하게는, 약 2300Å 정도의 깊이를 갖도록 형성될 수 있다.2 and 3, an isotropic etching process using the mask pattern 106 as an etching mask is performed to etch surface portions of the pad oxide layer 102 and the semiconductor substrate 100 to thereby etch the semiconductor substrate 100. The trench 108 is formed in a first direction across the gap. The trench 108 may be formed to have a depth of about 1000 μs to 5000 μs. Preferably, it may be formed to have a depth of about 2300Å.

상기 트렌치(108)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(108)의 내측면들에 대한 산화 처리를 수행할 수 있다. 상기 산화 처리에 의해 상기 트렌치(108)의 내측면들 상에는 약 30Å 정도의 두께를 갖는 산화막(미도시)이 형성된다.During the etching process to form the trench 108, oxidation of the inner surfaces of the trench 108 to heal silicon damage caused by high energy ion bombardment and to prevent leakage current generation. Processing can be performed. By the oxidation process, an oxide film (not shown) having a thickness of about 30 μs is formed on the inner surfaces of the trench 108.

상기 트렌치(108)가 형성된 반도체 기판(100) 상에 필드 절연막(미도시)을 형성하여 상기 트렌치(108)를 채운다. 상기 필드 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG, O3-TEOS USG 또는 HDP 산화막 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 HDP 산화막이 사용될 수 있다.A field insulating layer (not shown) is formed on the semiconductor substrate 100 on which the trench 108 is formed to fill the trench 108. A silicon oxide film may be used as the field insulating film. Examples of the silicon oxide film may include USG, O 3 -TEOS USG, or HDP oxide. Preferably, an HDP oxide film formed using SiH 4 , O 2 and Ar gases as the plasma source may be used.

상기 필드 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 제거함으로써 상기 트렌치(108) 내에 소자 분리막으로써 기능하며 반도체 기판(100)의 액티브 영역(114)을 정의하 는 필드 절연 패턴(110)을 완성한다.The upper portion of the field insulating layer is removed through a planarization process such as a chemical mechanical polishing (CMP) process to function as an isolation layer in the trench 108 to define an active region 114 of the semiconductor substrate 100. Completes the field insulation pattern 110.

도 4를 참조하면, 상기 마스크 패턴(106) 및 패드 산화막(102)을 제거하여 반도체 기판(100)의 표면을 노출시키는 개구(112)를 형성한다. 상기 개구(112)는 필드 절연 패턴(110)에 의해 한정되며, 건식 식각 공정 또는 습식 식각 공정을 통해 형성될 수 있다. 예를 들면, 인산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 상기 마스크 패턴(106) 및 패드 산화막(102)을 제거할 수 있다. 한편, 상기 마스크 패턴(106) 및 패드 산화막(102)을 제거하는 동안 필드 절연 패턴(110)의 표면 부위가 다소 식각될 수 있다.Referring to FIG. 4, the mask pattern 106 and the pad oxide layer 102 are removed to form an opening 112 exposing the surface of the semiconductor substrate 100. The opening 112 is defined by the field insulation pattern 110 and may be formed through a dry etching process or a wet etching process. For example, the mask pattern 106 and the pad oxide layer 102 may be removed through a wet etching process using an etching solution containing phosphoric acid. Meanwhile, while removing the mask pattern 106 and the pad oxide layer 102, the surface portion of the field insulating pattern 110 may be etched somewhat.

도 5 및 도 6을 참조하면, 상기 단계들을 수행하는 동안 상기 액티브 영역(114)의 표면 부위가 손상될 수 있다. 상기와 같은 액티브 영역(114)의 손상을 치유하기 위하여 반도체 기판(100)에 대한 세정과 열처리를 수행한다.5 and 6, surface portions of the active region 114 may be damaged during the steps. In order to heal the damage of the active region 114 as described above, the semiconductor substrate 100 is cleaned and heat treated.

구체적으로, 상기 반도체 기판(100)에 대한 세정은 습식 또는 건식으로 수행될 수 있다. 상기 습식 세정은 통상적으로 SC1(standard chemical 1)세정액을 이용하여 수행될 수 있으며, 건식 세정은 불산(HF)을 포함하는 가스를 이용하는 수행할 수 있다.Specifically, cleaning of the semiconductor substrate 100 may be performed wet or dry. The wet cleaning may be typically performed using a standard chemical 1 (SC1) cleaning solution, and the dry cleaning may be performed using a gas containing hydrofluoric acid (HF).

이어서, 액티브 영역(114) 상부에 손상되어진 부분을 치유하기 위하여 상기 반도체 기판(100)을 800 내지 950℃의 온도에서 수분 간 동안 열처리한다. 예를 들면, 약 2분 동안 반도체 기판(100)에 대한 열처리를 수행할 수 있다. 상기 열처리 공정은 수소 기체 분위기에서 수행되어진다. 수소 기체는 통상적으로 손상된 반도체 기판(100)에 형성된 요철 표면을 평탄화(smoothing)하기 위해 사용된다. Subsequently, the semiconductor substrate 100 is heat-treated for a few minutes at a temperature of 800 to 950 ° C. in order to heal the damaged portion on the active region 114. For example, heat treatment may be performed on the semiconductor substrate 100 for about 2 minutes. The heat treatment process is performed in a hydrogen gas atmosphere. Hydrogen gas is typically used to smooth the uneven surface formed on the damaged semiconductor substrate 100.                     

도 7 및 도 8을 참조하면, 상기 액티브 영역(114a)의 상부에 실리콘 단결정층(116)을 형성하고, 상기 실리콘 단결정층을 산화시켜 터널 산화막(118)을 형성한다.7 and 8, a silicon single crystal layer 116 is formed on the active region 114a, and the silicon single crystal layer is oxidized to form a tunnel oxide film 118.

실리콘 단결정층(116)은 에피택시얼 성장 방법을 이용하여 50내지 100Å 높이로 성장될 수 있다. 상기 에피택시얼 성장 방법의 예로는 액상 에피택시(liquid phase epitaxy; LPE)와, 기상 에피택시(vapor phase epitaxy; VPE)와, 분자선 에피택시 방법(molecular beam epitaxy; MBE) 등이 있으며, 이들을 조합한 방법도 사용될 수 있다.The silicon single crystal layer 116 may be grown to a height of 50 to 100 GPa using an epitaxial growth method. Examples of the epitaxial growth method include liquid phase epitaxy (LPE), vapor phase epitaxy (VPE), molecular beam epitaxy (MBE), and combinations thereof. One method can also be used.

상기 액티브 영역(114a) 상에 형성된 실리콘 단결정층(116)을 열산화시켜 터널 산화막(118)으로 기능하는 실리콘 산화막을 형성한다. 상기 열산화 방법에는 산소를 이용하여 산화반응을 일으키는 건조 산화(dry oxidation)방법과, 수증기를 이용하여 산화반응을 일으키는 습식 산화 방법 등이 있다.The silicon single crystal layer 116 formed on the active region 114a is thermally oxidized to form a silicon oxide film functioning as the tunnel oxide film 118. The thermal oxidation method includes a dry oxidation method for causing an oxidation reaction using oxygen, a wet oxidation method for causing an oxidation reaction using water vapor, and the like.

상기와 같이 액티브 영역(114)을 세정 및 열처리하여, 액티브 영역(114)의 표면의 손상을 치유한 후 형성된 실리콘 단결정층(116)을 산화시켜 터널 산화막(118)을 형성함으로써 상기 터널 산화막(118)과 반도체 기판(100) 사이의 계면 특성(균일도)을 향상시켜 반도체 장치의 문턱 전압의 산포가 좁게 형성된다.The tunnel oxide film 118 is formed by cleaning and heat-treating the active region 114 as described above to oxidize the silicon single crystal layer 116 formed after the damage of the surface of the active region 114 to form a tunnel oxide film 118. ) And the dispersion of the threshold voltage of the semiconductor device is narrowed by improving the interface characteristics (uniformity) between the semiconductor substrate 100 and the semiconductor substrate 100.

도 9를 참조하면, 상기 터널 산화막(118) 및 절연 패턴 상에 폴리실리콘층(120)을 형성하여 상기 개구(112)를 충분하게 매립한다. 상기 폴리실리콘층(120)은 불순물이 도핑된 폴리실콘으로 이루어질 수 있다.Referring to FIG. 9, a polysilicon layer 120 is formed on the tunnel oxide layer 118 and the insulating pattern to sufficiently fill the opening 112. The polysilicon layer 120 may be made of polysilicon doped with impurities.

상기 불순물 도핑된 폴리실리콘은 LPCVD공정 및 불순물 도피 공정을 통해 형 성될 수 있다. 구체적으로 LPCVD 공정을 통해 폴리실리콘층(120)을 형성하는 동안 인시튜 방법으로 불순물 도핑 공정을 동시에 수행함으로써 불순물 도핑된 폴리실리콘으로 이루어진 폴리실리콘층(120)을 형성할 수 있다. 이와는 다르게, LPCVD 공정을 통해 폴리실리콘층(120)을 형성하고, 상기 불순물 도핑 공정을 통해 상기 폴리실리콘층(120)을 상기 제1도전층(126)(126)으로 형성할 수도 있다. 상기 불순물 도핑 공정의 예로는 이온 주입(ion implantation) 공정 또 불순물 확산(impurity diffusion) 공정 등이 있다. The impurity doped polysilicon may be formed through an LPCVD process and an impurity doping process. Specifically, the polysilicon layer 120 made of impurity doped polysilicon may be formed by simultaneously performing an impurity doping process in an in-situ method while forming the polysilicon layer 120 through the LPCVD process. Alternatively, the polysilicon layer 120 may be formed through the LPCVD process, and the polysilicon layer 120 may be formed as the first conductive layers 126 and 126 through the impurity doping process. Examples of the impurity doping process include an ion implantation process and an impurity diffusion process.

도 10을 참조하면, 상기 폴리실리콘층(120)의 상부를 CMP 공정과 같은 평탄화 공정을 통해 제거함으로써 터널 산화막(118) 상에 플로팅 게이트(122)를 형성한다. 상기 CMP 공정은 상기 절연 패턴의 상부면이 노출되도록 수행되는 것이 바람직하다.Referring to FIG. 10, the floating gate 122 is formed on the tunnel oxide layer 118 by removing the upper portion of the polysilicon layer 120 through a planarization process such as a CMP process. The CMP process is preferably performed so that the top surface of the insulating pattern is exposed.

이어서, 상기 절연 패턴의 상부(upper portion) 제거한다. 상기 절연 패턴의 상측 부위는 통상의 등방성 또는 이방성 식각 공정을 통해 제거될 수 있으며, 상기터널 산화막(118)이 노출되지 않도록 수행되는 것이 바람직하다. 이는 상기 절연 패턴의 상측 부위를 식각하기 위해 사용되는 에천트에 의해 상기 터널 산화막(118)이 손상되는 것을 방지하기 위함이며, 상기 식각 공정은 기 설정된 식각 시간에 의해 제어될 수 있다.Next, the upper portion of the insulating pattern is removed. The upper portion of the insulating pattern may be removed through a conventional isotropic or anisotropic etching process, and it is preferable that the tunnel oxide layer 118 is not exposed. This is to prevent the tunnel oxide layer 118 from being damaged by an etchant used to etch the upper portion of the insulating pattern. The etching process may be controlled by a preset etching time.

상기 플로팅 게이트(122) 및 상기 절면 패턴의 잔여 부분 상에 유전막(124)을 형성한다. 상기 유전막(124)으로는 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막(124), 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다. A dielectric layer 124 is formed on the floating gate 122 and the remaining portion of the cross-sectional pattern. As the dielectric layer 124, a composite dielectric layer 124 made of oxide / nitride / oxide (ONO), a high dielectric constant material film made of a high dielectric constant material, or the like may be employed.                     

상기 복합 유전막(124)은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물질막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 CVD 공정에 의해 형성될 수 있다.The composite dielectric layer 124 may be formed by an LPCVD process, and the high dielectric constant material layer may be formed of Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 , SrTiO 3 , and the like. It may be formed by an atomic layer deposition (ALD) process or a CVD process.

상기 유전막(124) 상에 불순물 도핑된 폴리실리콘으로 이루어진 제1도전층(126) 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)과 같은 금속 실리사이드로 이루어진 제2도전층(128)을 포함하는 컨드롤 게이트을 형성한다.The first conductive layer 126 made of polysilicon doped with impurities on the dielectric layer 124 and metal silicide such as tungsten silicide (WSix), titanium silicide (TiSix), cobalt silicide (CoSix), and tantalum silicide (TaSix). A control gate including the second conductive layer 128 formed is formed.

상기 컨드롤 게이트층을 패터닝하여, 상기 유전막 상에 상기 제1방향과 실질적으로 수직하는 제2방향으로 연장하는 컨트롤 게이트(130)를 형성한다. 또한, 상기 유전막, 플로팅 게이트(122) 및 터널 산화막(118)을 순차적으로 패터닝하여 플래시 메모리 장치의 게이트 구조물을 완성한다.The control gate layer is patterned to form a control gate 130 extending in a second direction substantially perpendicular to the first direction on the dielectric layer. In addition, the dielectric layer, the floating gate 122 and the tunnel oxide layer 118 are sequentially patterned to complete the gate structure of the flash memory device.

도시되지는 않았으나, 상기 게이트 구조물에 대하여 상기 제1방향으로 서로 대향하는 반도체 기판(100)의 액티브 영역(114a)의 표면 부위에 소스/드레인 영역들을 불순물 도핑 공정을 통해 형성함으로써, 상기 플래시 메모리 장치와 같은 반도체 장치를 완성할 수 있다.Although not shown, the flash memory device may be formed by performing an impurity doping process on source / drain regions on a surface portion of the active region 114a of the semiconductor substrate 100 facing each other in the first direction with respect to the gate structure. Such a semiconductor device can be completed.

상기와 같은 본 발명에 따르면, 플래시 메모리의 플로팅 게이트를 형성하는 과정에서, 터널 산화막의 막 특성을 개선하여 반도체 장치의 문턱 전압의 산포도를 좁게 형성한다. 이는 상기 반도체 장치의 동작 성능을 개선하며, 상기 반도체 장치의 신뢰성을 향상시킨다.According to the present invention as described above, in the process of forming the floating gate of the flash memory, the film characteristics of the tunnel oxide film is improved to form a narrow scatter diagram of the threshold voltage of the semiconductor device. This improves the operating performance of the semiconductor device and improves the reliability of the semiconductor device.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (8)

기판 상에 액티브 영역을 정의하며 상기 기판의 표면을 노출시키는 개구를 갖는 절연 패턴을 형성하는 단계;Forming an insulating pattern on the substrate, the insulating pattern having an opening defining an active region and exposing a surface of the substrate; 상기 절연 패턴이 형성된 기판을 세정하는 단계;Cleaning the substrate on which the insulation pattern is formed; 상기 절연 패턴이 형성된 기판을 열처리하여 절연 패턴을 형성하는 동안 기판에 가해진 손상을 치유하는 단계;Heat-treating the substrate on which the insulating pattern is formed to heal damage to the substrate while forming the insulating pattern; 상기 액티브 영역 상에 실리콘 단결정층을 형성하는 단계; 및Forming a silicon single crystal layer on the active region; And 상기 실리콘 단결정층을 산화시켜 실리콘 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.Oxidizing the silicon single crystal layer to form a silicon oxide film. 제1항에 있어서, 상기 실리콘 단결정층은 에피택시얼 성장 방법을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the silicon single crystal layer is formed using an epitaxial growth method. 제1항에 있어서, 상기 열처리는 800 내지 950℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the heat treatment is performed at a temperature of 800 to 950 ° C. 제3항에 있어서, 상기 열처리는 수소 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.4. The method of claim 3, wherein the heat treatment is performed in a hydrogen atmosphere. 제1항에 있어서, 상기 실리콘 단결정층은 50 내지 100Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the silicon single crystal layer is formed to have a thickness of 50 to 100 GPa. 제1항에 있어서, 상기 기판 상에 절연 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the insulating pattern on the substrate comprises: 상기 기판 상에 마스크 패턴을 형성하는 단계;Forming a mask pattern on the substrate; 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 트렌치를 형성하는 단계;Etching the substrate to form a trench using the mask pattern as an etching mask; 상기 트렌치를 매립하여 절연막을 형성하는 단계; Filling the trench to form an insulating film; 상기 절연막의 상부를 상기 마스크 패턴의 상부가 노출되도록 평탄화하는 단계; 및Planarizing an upper portion of the insulating layer to expose an upper portion of the mask pattern; And 상기 마스크 패턴을 제거하여 상기 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And removing the mask pattern to form the openings. 제1항에 있어서, 상기 실리콘 산화막이 형성된 개구를 매립하는 폴리실리콘층을 상기 절연 패턴 및 상기 실리콘 산화막 상에 형성하는 단계; 및The method of claim 1, further comprising: forming a polysilicon layer filling the opening in which the silicon oxide film is formed on the insulating pattern and the silicon oxide film; And 상기 절연 패턴의 상부면이 노출되도록 평탄화 공정을 수행하여 상기 개구 내에 플로팅 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a floating gate in the opening by performing a planarization process to expose the top surface of the insulating pattern. 제6항에 있어서, 상기 플로팅 게이트 상에 유전막을 형성하는 단계; 및The method of claim 6, further comprising: forming a dielectric layer on the floating gate; And 상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a control gate on the dielectric film.
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