KR20060036660A - Method for fabrication of line pattern of semiconductor device - Google Patents

Method for fabrication of line pattern of semiconductor device Download PDF

Info

Publication number
KR20060036660A
KR20060036660A KR1020040085724A KR20040085724A KR20060036660A KR 20060036660 A KR20060036660 A KR 20060036660A KR 1020040085724 A KR1020040085724 A KR 1020040085724A KR 20040085724 A KR20040085724 A KR 20040085724A KR 20060036660 A KR20060036660 A KR 20060036660A
Authority
KR
South Korea
Prior art keywords
bridge
ion beam
line
line pattern
wafer
Prior art date
Application number
KR1020040085724A
Other languages
Korean (ko)
Inventor
조성윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040085724A priority Critical patent/KR20060036660A/en
Publication of KR20060036660A publication Critical patent/KR20060036660A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566—Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Abstract

본 발명은, 라인 패턴 형성시 발생되는 라인 패턴 간의 브릿지를 효과적으로 제거할 수 있는 반도체 소자의 라인 패턴 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 웨이퍼 상에 복수의 라인 패턴을 형성하는 단계-상기 라인 패턴간의 브릿지가 발생함; 상기 라인 패턴 상에 상기 브릿지 발생 부분을 오픈시키는 마스크 패턴을 형성하는 단계; 입사하는 이온 빔과 수직한 면으로부터 60°∼ 80°의 각도를 갖도록 마스크 패턴이 형성된 상기 웨이퍼를 가스 클러스터 이온 빔 장비에 장착하는 단계; 및 클러스터 이온 빔을 이용하여 상기 브릿지를 제거하는 단계를 포함하는 반도체 소자의 라인 패턴 형성 방법을 제공한다.
The present invention is to provide a method of forming a line pattern of a semiconductor device that can effectively remove the bridge between the line pattern generated when forming the line pattern, the present invention for forming a plurality of line patterns on the wafer A bridge between the line patterns occurs; Forming a mask pattern on the line pattern to open the bridge generation portion; Mounting the wafer on which the mask pattern is formed to have an angle of 60 ° to 80 ° from a plane perpendicular to the incident ion beam to gas cluster ion beam equipment; And removing the bridge using a cluster ion beam.

라인 패턴, 가스 클러스터 이온 빔(Gas cluster ion beam), 모노머(Momomer), 브릿지(Bridge), RD(Repeating Defect).Line pattern, gas cluster ion beam, monomer, bridge, RD (Repeating Defect).

Description

반도체 소자의 라인 패턴 형성 방법{METHOD FOR FABRICATION OF LINE PATTERN OF SEMICONDUCTOR DEVICE} Line pattern formation method of a semiconductor device {METHOD FOR FABRICATION OF LINE PATTERN OF SEMICONDUCTOR DEVICE}             

도 1은 라인 패턴 형성시 라인 패턴간의 브릿지가 발생된 웨이퍼 단면을 도시한 도면.1 is a cross-sectional view of a wafer in which bridges between line patterns are generated when a line pattern is formed;

도 2는 클러스터 이온 빔 장비에 웨이퍼가 장착된 개략적인 도면.2 is a schematic diagram of a wafer mounted on cluster ion beam equipment;

도 3은 틸드된 웨이퍼에 이온 빔이 입사되어 브릿지를 제거하는 과정을 도시한 단면도.3 is a cross-sectional view illustrating a process of removing an bridge by injecting an ion beam into the tilted wafer.

도 4는 본 발명에 따른 라인 패턴간의 브릿지 제거 과정을 도식화한 플로우 챠트.
4 is a flow chart illustrating a process of removing a bridge between line patterns according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 :웨이퍼 101 : 라인 패턴100: wafer 101: line pattern

102 : 브릿지 103 : 마스크 패턴102: bridge 103: mask pattern

104 : 클러스터 이온 빔
104: Cluster Ion Beam

본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 라인 패턴 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a line pattern of a semiconductor device.

일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화 되면서 일정한 셀(Cell) 면적 내에 고 밀도로 여러 요소들을 형성하여야 한다. 이로 인하여 트랜지스터나 캐패시터와 같은 단위 소자의 크기는 점차 줄어들고 있다. In general, a semiconductor device includes a plurality of unit devices therein. As semiconductor devices become highly integrated, various elements must be formed with high density within a predetermined cell area. As a result, the size of unit devices such as transistors and capacitors is gradually decreasing.

특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지고 있다. In particular, as a design rule decreases in a semiconductor memory device such as a DRAM (Dynamic Random Access Memory), the size of unit elements formed in a cell is gradually decreasing.

실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 나타나고 있다.In fact, in recent years, the minimum line width of the semiconductor DRAM device is formed to 0.1㎛ or less, even up to 80nm is required. As a result, many difficulties appear in the manufacturing process of the semiconductor devices forming the cell.

게이트전극 패턴이나 비트라인과 같은 라인(Straight line) 패턴 형성시 마스크 레티클(Mask reticle)의 결함(Defect)이나 포토리소그라피(Photo lithography) 공정시의 마진 부족 또는 설계 상의 레이아웃(Layout) 에러 등등으로 원치 않는 곳에 패턴간의 브릿지 즉, 라인 브릿지(Line bridge)가 형성되어 소자의 특성에 악영향을 끼치는 경우가 있다. When forming a line line pattern such as a gate electrode pattern or a bit line, defects due to defects in the mask reticle, lack of margins in the photolithography process, layout errors in the design, etc. Bridges between patterns, that is, line bridges, are formed where they are not, which adversely affects the characteristics of the device.

종래의 경우 브릿지 제거를 위해서 모노머 이온(Monomer ion)에 의한 이온 빔(Ion beam)을 이용하였다. 그러나, 모노머 이온에 의한 이온 빔은 케미컬(Chemical) 식각 능력이 약할 뿐만 아니라, 식각 후 발생되는 이온들도 에천트(Etchant)와 원활하게 반응이(Reaction)하지 않아 식각 능력이 떨어지고 부산물의 휘발성도 떨어져 브릿지 제거가 용이하지 못하다. 설령, 브릿지가 제거되었다 하더라도 부산물이 웨이퍼 위에 남아 있게 되는 문제점이 발생한다.
In the conventional case, an ion beam using monomer ions was used to remove a bridge. However, ion beams generated by monomer ions not only have poor chemical etching ability, but also ions generated after etching do not react with etchant smoothly, resulting in poor etching ability and volatility of by-products. It is not easy to remove the bridge. Even if the bridge is removed, there is a problem that the byproduct remains on the wafer.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 라인 패턴 형성시 발생되는 라인 패턴 간의 브릿지를 효과적으로 제거할 수 있는 반도체 소자의 라인 패턴 형성 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method of forming a line pattern of a semiconductor device which can effectively remove the bridge between the line patterns generated when forming the line pattern.

상기의 목적을 달성하기 위해 본 발명은, 웨이퍼 상에 복수의 라인 패턴을 형성하는 단계-상기 라인 패턴간의 브릿지가 발생함; 상기 라인 패턴 상에 상기 브릿지 발생 부분을 오픈시키는 마스크 패턴을 형성하는 단계; 입사하는 이온 빔과 수직한 면으로부터 60°∼ 80°의 각도를 갖도록 마스크 패턴이 형성된 상기 웨이퍼를 가스 클러스터 이온 빔 장비에 장착하는 단계; 및 클러스터 이온 빔을 이용하여 상기 브릿지를 제거하는 단계를 포함하는 반도체 소자의 라인 패턴 형성 방법을 제공한다.
In order to achieve the above object, the present invention provides a method for forming a plurality of line patterns on a wafer, wherein a bridge between the line patterns occurs; Forming a mask pattern on the line pattern to open the bridge generation portion; Mounting the wafer on which the mask pattern is formed to have an angle of 60 ° to 80 ° from a plane perpendicular to the incident ion beam to gas cluster ion beam equipment; And removing the bridge using a cluster ion beam.

본 발명은 포토레지스트 도포 후 라인 패턴 간의 브릿지 즉, RD(Repeating Defect) 브릿지 가 발생한 곳만 오픈시킨 후 가스 클러스터 이온 빔(Gas cluster ion beam) 장비를 이용하여 브릿지를 제거한다. 이 때, 클러스터 이온 빔 장비의 웨이퍼 스테이지에 빔이 입사되는 주면과 60° ∼ 80°의 각도를 갖도록 웨이퍼를 틸트(Tilt)시킨 후 모노머 이온을 이용한 이온 빔에 비해 케미컬 식각 특성이 강하고 휘발성이 강한 가스 클러스터 이온 빔 식각 방식으로 라인 패턴 간의 브릿지를 효과적으로 제거한다.
The present invention removes the bridge using a gas cluster ion beam after opening the bridge between the line patterns, that is, the RD (Repeating Defect) bridge after the photoresist is applied. At this time, the wafer is tilted to have an angle of 60 ° to 80 ° with the main surface where the beam is incident on the wafer stage of the cluster ion beam equipment, and then the chemical etching characteristics are stronger and volatile than those of the ion beam using monomer ions. The gas cluster ion beam etching method effectively removes the bridge between the line patterns.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.

도 4는 본 발명에 따른 라인 패턴간의 브릿지 제거 과정을 도식화한 플로우 챠트이다.4 is a flowchart illustrating a process of removing a bridge between line patterns according to the present invention.

도 4를 참조하여 라인 패턴간의 브릿지 제거 과정을 살펴본다.A process of removing a bridge between line patterns will be described with reference to FIG. 4.

웨이퍼 상에 라인 패턴을 형성한다(S101). 라인 패턴은 게이트전극 패턴, 비트라인 또는 금속배선 등을 포함한다.A line pattern is formed on the wafer (S101). The line pattern includes a gate electrode pattern, a bit line or a metal wiring.

형성된 라인 패턴들 간의 브릿지 즉, RD 브릿지가 발생하였는 지의 여부를 확인한다(S102). 브릿지가 발생하지 않았을 경우 다음 단계의 공정을 진행한다(S107).It is checked whether a bridge between the formed line patterns, that is, an RD bridge, is generated (S102). If the bridge does not occur, the process of the next step proceeds (S107).

브릿지가 발생하였을 경우, 브릿지 발생 부위 즉, RD 발생 부위를 오픈시키 는 마스크 패턴을 형성한다(S103). 마스크 패턴이 형성된 웨이퍼를 클러스터 이온빔 장치에 장착시킨다. 이 때, 입사되는 이온 빔과 수직인 면으로부터 60°∼ 80°정도로 틸트되도록 웨이퍼 스테이지에 웨이퍼를 장착시킨다. 클러스커 이온빔을 밸생시켜(S104) RD 발생 부위의 브릿지를 제거한다(S105). When the bridge is generated, a mask pattern for opening the bridge generation site, that is, the RD generation site is formed (S103). The wafer on which the mask pattern is formed is mounted on the cluster ion beam apparatus. At this time, the wafer is mounted on the wafer stage so as to tilt from about 60 ° to 80 ° from the plane perpendicular to the incident ion beam. A cluster of RD generation sites is removed by balancing the cluster ion beam (S104).

이어서, 오픈 마스크를 제거한 다음(S106), 세정 공정을 진행하고 다음 단계의 공정을 진행한다(S107).Subsequently, after removing the open mask (S106), the cleaning process is performed and the process of the next step is performed (S107).

전술한 과정을 갖는 라인 패턴간의 브릿지 제거 과정을 실시예를 통해 살펴 본다.The process of removing a bridge between line patterns having the above-described process will be described through an embodiment.

도 1은 라인 패턴 형성시 라인 패턴간의 브릿지가 발생된 웨이퍼 단면을 도시한 도면이며, 도 2는 클러스터 이온 빔 장비에 웨이퍼가 장착된 개략적인 도면을 나타내며, 도 3은 틸드된 웨이퍼에 이온 빔이 입사되어 브릿지를 제거하는 과정을 도시한 단면도이다.1 is a cross-sectional view of a wafer in which a bridge between line patterns is generated when a line pattern is formed, FIG. 2 is a schematic view in which a wafer is mounted in a cluster ion beam apparatus, and FIG. 3 is an ion beam in a tilted wafer. It is sectional drawing which shows the process of injecting and removing a bridge.

도 1에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 웨이퍼(100) 상에 복수의 라인 패턴(101)을 형성한다.As shown in FIG. 1, a plurality of line patterns 101 are formed on the wafer 100 on which various elements for forming a semiconductor device are formed.

라인 패턴(101)은 게이트전극 패턴, 비트라인 또는 금속배선 등 전도성을 갖는 일직선 형태의 라인 패턴이다. 반도체 소자의 고집적화에 따라 디자인 룰이 감소하고 이에 따라 라인 패턴(101) 사이의 스페이스가 감소하고, 감소된 스페이스 부분에 라인 패턴(101) 간의 브릿지(102)가 발생한다.The line pattern 101 is a straight line pattern having conductivity such as a gate electrode pattern, a bit line, or a metal wiring. As the semiconductor device is highly integrated, the design rule is reduced, and thus the space between the line patterns 101 is reduced, and the bridge 102 between the line patterns 101 is generated in the reduced space portion.

라인 패턴(101)이 전도성이므로 이러한 라인 패턴(101) 간의 브릿지(102) 발생은 반도체 소자의 성능을 열화시키는 커다란 원인으로 작용한다. Since the line pattern 101 is conductive, the generation of the bridges 102 between the line patterns 101 serves as a great cause of deteriorating the performance of the semiconductor device.                     

브릿지(102)는 라인 패턴 형성을 위한 마스크 레티클의 결함이나 포토리소그라피 공정 시의 마진 부족 또는 레이아웃 설계시의 에러 등으로 인해 발생한다.The bridge 102 is caused by a defect in a mask reticle for forming a line pattern, a lack of a margin in a photolithography process, or an error in layout design.

도 3에 도시된 바와 같이, 브릿지(102)가 발생된 웨이퍼(100) 전면에 포토레지스트를 도포하고 포토리소그라피 공정을 실시하여 RD 발생 부위만을 오픈시키는 마스크 패턴(103)을 형성한다.As shown in FIG. 3, a photoresist is coated on the entire surface of the wafer 100 where the bridge 102 is generated, and a photolithography process is performed to form a mask pattern 103 that opens only the RD generation site.

이 때, 오픈되는 영역이 작으면 작을 수록 좋으며, 이는 브릿지(102)를 제외한 다른 패턴에는 영향을 주지 않도록 하기 위함이다.At this time, the smaller the open area is, the better. This is to avoid affecting other patterns except the bridge 102.

이렇듯, RD 주변을 오픈시키고 가스 클러스터 이온 빔을 이용하여 브릿지를 제거할 때 웨이퍼(100)가 입사되는 이온 빔(104)과 수직하도록 하지 않고, 이온빔(104)과 수직인 주면과 웨이퍼가 60°∼ 80°의 각도를 갖도록 웨이퍼를 틸트시킨다. 이는 90°가 되면 브릿지(102)에 이온 빔(104)이 도달하지 못하고, 60°보다 각도가 작을 경우에는 인접한 라인 패턴(101)에 영향을 주기 때문이다.As such, when the periphery of the RD is opened and the bridge is removed using the gas cluster ion beam, the wafer 100 is not perpendicular to the incident ion beam 104, but the main surface and the wafer perpendicular to the ion beam 104 are 60 °. The wafer is tilted to have an angle of ˜80 °. This is because the ion beam 104 does not reach the bridge 102 at 90 °, and when the angle is smaller than 60 °, the adjacent line pattern 101 is affected.

여기서, y축 방향은 이온 빔이 입사하는 방향이며, x축 방향은 틸트되지 않았을 때의 웨이퍼 주면의 수평 방향이다.Here, the y-axis direction is the direction in which the ion beam is incident, and the x-axis direction is the horizontal direction of the wafer main surface when it is not tilted.

도 2를 참조하면, 가스 클러스터 이온 빔 장비에 웨이퍼가 장착되어 있는 것을 확인할 수 있다.Referring to Figure 2, it can be seen that the wafer is mounted on the gas cluster ion beam equipment.

도 2의 구성 요소를 보다 상세하게 살펴본다.Looking at the components of Figure 2 in more detail.

가스 클러스터 이온 빔 장비는 UHV(Ultra High Vacuum) 챔버(Chamber)(200)로 이루어져 있다. UHV 챔버(200)의 상부에는 노즐(Nozzle,210)이 위치하며, 노즐(210)을 통해 가스가 도면부호 '211'과 같이 투입된다. 노즐(210)의 양측에는 스키 머(212, Skimmer)가 배치되어 있다. 노즐을 통해 공급된 가스는 도면부호 '209'에서 전자 충격에 의한 이온화(Ionization by electron bombardment) 과정을 거친다.Gas cluster ion beam equipment is composed of a Ultra High Vacuum (UHV) chamber (Chamber) (200). A nozzle (Nozzle, 210) is located on the upper portion of the UHV chamber 200, the gas is injected as shown by the reference numeral '211' through the nozzle (210). Skimmers are arranged on both sides of the nozzle 210. The gas supplied through the nozzle is subjected to ionization by electron bombardment at 209.

가속 전극(Accelerating electrode, 208)과 반사 전극(Deflecting electrode, 207)이 배치되어 있으며, 반사 전극(207) 사이의 영역 '206'에서 이온 빔은 가속되며, 빔 출력부(203) 사이의 출구(204)를 통해 이온 빔(205)이 가속되어 출력된다.An accelerating electrode 208 and a reflecting electrode 207 are disposed, the ion beam is accelerated in the region 206 between the reflecting electrode 207, and the outlet between the beam outputs 203 ( The ion beam 205 is accelerated and output through the 204.

UHV 챔버(200) 하부에는 지지대(201)와 지지대(201) 상부에서 웨이퍼가 장착되는 웨이퍼 스테이지(202)가 마련되어 있다. 웨이퍼 스테이지(202)에는 웨이퍼(100)가 입사되는 이온 빔(205)과 수직한 면으로부터 60°∼ 80°의 각도로 틸트되어 장착되어 있다. The lower stage of the UHV chamber 200 is provided with a support 201 and a wafer stage 202 on which the wafer is mounted on the upper support 201. The wafer stage 202 is tilted and mounted at an angle of 60 ° to 80 ° from a plane perpendicular to the ion beam 205 into which the wafer 100 is incident.

출력되는 이온 빔(205)은 틸트되어 장착된 웨이퍼(100)에 가속되어 마스크 패턴(103) 사이로 노출된 브릿지(102)를 선택적으로 제거하게 된다.The output ion beam 205 is accelerated by the tilted and mounted wafer 100 to selectively remove the bridge 102 exposed between the mask patterns 103.

UHV 챔버(200) 내에서의 식각 원리를 살펴본다.The etching principle in the UHV chamber 200 will be described.

고압(High pressure)에서 식각 가스가 He 가스와 혼합되어 노즐(210)을 통해 UHV 챔버(200) 내로 투입(Eject)된다. 초음파 확장(Supersonic expansion)과 He에 의한 냉각 효과(Cooling effect)의 도움으로 가스 클러스터 빔들이 형성된다. 이 가스 클러스터들은 전자 충격에 의해서 이온화되고, 이 이온화된 클러스터들은 가속 전압에 의해 웨이퍼 방향을 향해 가속된다.At high pressure, the etching gas is mixed with the He gas and injected into the UHV chamber 200 through the nozzle 210. Gas cluster beams are formed with the help of supersonic expansion and the cooling effect by He. These gas clusters are ionized by electron impact, and these ionized clusters are accelerated toward the wafer direction by an acceleration voltage.

이렇게 형성된 클러스터 이온 빔들은 반사 전극(207)에서 직교 파형(Rectangular waveform)을 갖는 펄스 전압(Pulse voltage)에 의해 개조(Chopped)되 어 웨이퍼(200)에 도달하여 식각한다. 에천트로는 주로 플로라이드(Fluoride)가 함유된 가스를 사용하며, 에천트와의 반응은 클러스터 이온의 충격(Impact) 후에 증가하고 부산물 입자들(Particles)은 표면으로부터 증발(Evaporation)된다. The cluster ion beams thus formed are modified by a pulse voltage having a rectangular waveform at the reflective electrode 207 to reach and etch the wafer 200. As an etchant, a gas containing fluoride is mainly used, and the reaction with the etchant increases after the impact of the cluster ions and the by-product particles are evaporated from the surface.

이와 같은 방식으로 진행하면, 가스 모노머 이온들보다 케미컬 반응이 원활해지며 반응성 클러스터(Reactive cluster)에 의해 전달(Transport)된 원자의 개수가 전기적인 전하들(Electrical charges)의 개수보다 훨씬 증가하여 방사에 의한 데미지(Radiation damage)를 줄일 수 있는 장점이 있다.Proceeding in this manner, the chemical reaction is smoother than gas monomer ions, and the number of atoms transported by the reactive cluster is much higher than the number of electrical charges and is radiated. There is an advantage that can reduce the damage (radiation damage).

에천트와 피식각 대상 즉 브릿지(102)와의 반응도 가스 모노머 이온들보다 증가하여 부산물의 휘발성을 증대시켜 식각 능력을 높힌다.
The reaction between the etchant and the object to be etched, that is, the bridge 102, is also increased than that of the gas monomer ions, thereby increasing the volatility of the by-product and thus increasing the etching ability.

전술한 바와 같이 이루어지는 본 발명은, 라인 패턴 형성시 흔히 발생하는 RD 브릿지 즉, 라인 패턴간 브릿지를 기존의 모노머 이온 빔에 비해 케미컬 식각 능력이 우수한 가스 클러스터 이온 빔을 이용하고, 웨이퍼 스테이지에 웨이퍼 장착시 이온 빔이 입사되는 면과 60°∼ 80°의 각도를 갖도록 틸트시킴으로써, 효과적으로 제거할 수 있음을 실시예를 통해 알아 보았다.
According to the present invention, the RD bridge, which is often formed when forming a line pattern, that is, a line-to-pattern bridge is mounted on a wafer stage by using a gas cluster ion beam having superior chemical etching ability as compared to a conventional monomer ion beam. The embodiment has been found to be effectively removed by tilting the ion beam to have an angle of 60 ° to 80 ° with the incident surface.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은, 라인 패턴간의 브릿지를 효과적으로 제거할 수 있어, 반도체 소자의 성능 및 수율을 향상시킬 수 있는 효과가 있다.The present invention as described above can effectively remove the bridge between the line patterns, there is an effect that can improve the performance and yield of the semiconductor device.

Claims (4)

웨이퍼 상에 복수의 라인 패턴을 형성하는 단계-상기 라인 패턴간의 브릿지가 발생함;Forming a plurality of line patterns on the wafer—a bridge between the line patterns occurs; 상기 라인 패턴 상에 상기 브릿지 발생 부분을 오픈시키는 마스크 패턴을 형성하는 단계;Forming a mask pattern on the line pattern to open the bridge generation portion; 입사하는 이온 빔과 수직한 면으로부터 60°∼ 80°의 각도를 갖도록 마스크 패턴이 형성된 상기 웨이퍼를 가스 클러스터 이온 빔 장비에 장착하는 단계; 및Mounting the wafer on which the mask pattern is formed to have an angle of 60 ° to 80 ° from a plane perpendicular to the incident ion beam to gas cluster ion beam equipment; And 클러스터 이온 빔을 이용하여 상기 브릿지를 제거하는 단계Removing the bridge using a cluster ion beam 를 포함하는 반도체 소자의 라인 패턴 형성 방법.Line pattern forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 클러스터 이온 빔의 에천트로는 플로라이드를 포함하는 가스를 사용하는 것을 특징으로 하는 반도체 소자의 라인 패턴 형성 방법.A method of forming a line pattern of a semiconductor device, wherein a gas containing fluoride is used as an etchant of the cluster ion beam. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 클러스터 이온 빔은 초음파의 확장과 He의 냉각 효과에 의해 형성되는 것을 특징으로 하는 반도체 소자의 라인 패턴 형성 방법.The cluster ion beam is a line pattern forming method of a semiconductor device, characterized in that formed by the expansion of the ultrasonic wave and the cooling effect of He. 제 1 항에 있어서,The method of claim 1, 상기 라인 패턴은 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나인 것을 특징으로 하는 반도체 소자의 라인 패턴 형성 방법.The line pattern is a line pattern forming method of a semiconductor device, characterized in that any one of a gate electrode pattern, a bit line or a metal wiring.
KR1020040085724A 2004-10-26 2004-10-26 Method for fabrication of line pattern of semiconductor device KR20060036660A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040085724A KR20060036660A (en) 2004-10-26 2004-10-26 Method for fabrication of line pattern of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040085724A KR20060036660A (en) 2004-10-26 2004-10-26 Method for fabrication of line pattern of semiconductor device

Publications (1)

Publication Number Publication Date
KR20060036660A true KR20060036660A (en) 2006-05-02

Family

ID=37144770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040085724A KR20060036660A (en) 2004-10-26 2004-10-26 Method for fabrication of line pattern of semiconductor device

Country Status (1)

Country Link
KR (1) KR20060036660A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8764952B2 (en) * 2003-09-30 2014-07-01 Japan Aviation Electronics Industry Limited Method for smoothing a solid surface
WO2021258970A1 (en) * 2020-06-23 2021-12-30 李永春 Method and device for forming three-dimensional microstructure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8764952B2 (en) * 2003-09-30 2014-07-01 Japan Aviation Electronics Industry Limited Method for smoothing a solid surface
WO2021258970A1 (en) * 2020-06-23 2021-12-30 李永春 Method and device for forming three-dimensional microstructure

Similar Documents

Publication Publication Date Title
US11908691B2 (en) Techniques to engineer nanoscale patterned features using ions
KR101872708B1 (en) Method and system for modifying patterned photoresist using multi-step ion implantion
KR102166970B1 (en) Plasma etching method and plasma etching device
US9760008B2 (en) Direct current superposition freeze
KR101065240B1 (en) Methods of reducing photoresist distortion while etching in a plasma processing system
US11043632B2 (en) Ion beam etching process design to minimize sidewall re-deposition
KR20130124149A (en) Method and system for modifying substrate patterned features using ion implantion
KR20060036660A (en) Method for fabrication of line pattern of semiconductor device
US11694872B2 (en) Pattern enhancement using a gas cluster ion beam
KR100846960B1 (en) method of stabilization in removing photoresist on semiconductor device
KR100549333B1 (en) Metal wiring formation method of semiconductor device
KR100640203B1 (en) Wafer exposing mask with anti-scattering pattern
JPH0864585A (en) Plasma generation working method and its equipment
KR20000003231A (en) Fuse box forming method of semiconductor device
KR100557945B1 (en) method for manufacturing bitline in semiconductor device
KR100353530B1 (en) method of manufacturing semiconductor device
US20090297957A1 (en) Exposure mask and method for manufacturing semiconductor device using the same
KR20220167740A (en) System and method to reduce layout dimensions using non-perpendicular process scheme
KR100898589B1 (en) Method for fabricating semiconductor device
KR20050073031A (en) Method for forming contact in semiconductor device
KR20000004399A (en) Method for manufacturing semiconductor devices
KR20090068589A (en) Method for forming pattern in semiconductor device
KR20050002514A (en) Method for forming metal line of semiconductor device using surface wave plasma assisted fast atom beam
JP2005268522A (en) System and method for exposure, and method of manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination