KR20060036548A - Method of forming metal line in semiconductor device - Google Patents

Method of forming metal line in semiconductor device Download PDF

Info

Publication number
KR20060036548A
KR20060036548A KR1020040085431A KR20040085431A KR20060036548A KR 20060036548 A KR20060036548 A KR 20060036548A KR 1020040085431 A KR1020040085431 A KR 1020040085431A KR 20040085431 A KR20040085431 A KR 20040085431A KR 20060036548 A KR20060036548 A KR 20060036548A
Authority
KR
South Korea
Prior art keywords
film
semiconductor device
metal layer
metal wiring
barrier metal
Prior art date
Application number
KR1020040085431A
Other languages
Korean (ko)
Inventor
임태정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040085431A priority Critical patent/KR20060036548A/en
Publication of KR20060036548A publication Critical patent/KR20060036548A/en

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

본 발명의 사상은 반도체 기판 상에 주금속층, 절연막, 베리어 금속막을 순차적으로 형성하는 단계, 상기 주금속층을 패터닝하여 금속배선으로 정의되도록 하기 위해, 식각공정을 수행하여 상기 베리어 금속막을 패터닝하는 단계 및 상기 패티닝된 베리어 금속막이 포함된 결과물에 식각공정을 수행하여, 상기 절연막을 패터닝하고, 상기 주금속층을 금속배선으로 형성하는 단계를 포함한다.
The idea of the present invention is to sequentially form a main metal layer, an insulating film, a barrier metal film on a semiconductor substrate, and to pattern the barrier metal film by performing an etching process to pattern the main metal layer so as to be defined as metal wiring. And etching the resultant including the patterned barrier metal layer to pattern the insulating layer and to form the main metal layer using metal wiring.

베리어 금속막Barrier Metal Film

Description

반도체 소자의 금속배선 형성방법{Method of forming metal line in semiconductor device} Method of forming metal line in semiconductor device             

도 1 내지 도 3은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
1 to 3 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 반도체 기판 12: 알루미늄막10 semiconductor substrate 12 aluminum film

14: 산화막 16: 베리어 금속막
14: oxide film 16: barrier metal film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device.

반도체 소자의 금속배선 형성공정에 있어서, 주금속층-절연막-하드 마스크인 금속막의 구조로 형성할 때, 상기 하드 마스크인 티타늄막, 티타늄질화막 또는 티 타늄막/티타늄 질화막을 주로 사용한다. In the metal wiring formation process of a semiconductor element, when forming into the structure of the metal film which is a main metal layer, an insulation film, and a hard mask, the said titanium film, a titanium nitride film, or a titanium film / titanium nitride film which is the said hard mask is mainly used.

그러나 상기 티타늄막, 티타늄 질화막 또는 티타늄막/티타늄 질화막에 패터닝을 위한 식각 공정시 주로 Cl2가스를 사용하게 되는 데, 상기 식각공정으로 인해, Cl2가스가 하부 막질들에 대해 패시베이션(passivation)을 하지 못하고 언더컷(undercut)을 발생시키는 문제점이 있다.
However, the passivation (passivation) with respect to the titanium film, a titanium nitride film or a titanium film / Si etch process for patterning the titanium nitride film to be primarily using Cl 2 gas, due to the etch process, Cl 2 gas is lower film quality There is a problem that does not generate an undercut.

상술한 문제점을 해결하기 위한 본 발명의 목적은 티타늄이 포함된 막질에 패터닝을 위한 식각 공정시 발생되는 언더컷을 방지할 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
An object of the present invention for solving the above problems is to provide a method for forming a metal wiring of the semiconductor device to prevent the undercut generated during the etching process for the patterning on the film containing titanium.

상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 주금속층, 절연막, 베리어 금속막을 순차적으로 형성하는 단계, 상기 주금속층을 패터닝하여 금속배선으로 정의되도록 하기 위해, 식각공정을 수행하여 상기 베리어 금속막을 패터닝하는 단계 및 상기 패티닝된 베리어 금속막이 포함된 결과물에 식각공정을 수행하여, 상기 절연막을 패터닝하고, 상기 주금속층을 금속배선으로 형성하는 단계를 포함한다. The idea of the present invention for achieving the above object is to sequentially form a main metal layer, an insulating film, a barrier metal film on a semiconductor substrate, to pattern the main metal layer to be defined as a metal wiring, by performing an etching process Patterning the barrier metal film and etching the resultant including the patterned barrier metal film to pattern the insulating film and to form the main metal layer using metal wiring.

상기 베리어 금속막은 티타늄막, 티타늄 질화막 또는 티타늄막/티타늄 질화 막 중 어느 하나로 형성하는 것이 바람직하고, 상기 식각공정은 상기 식각이 수행되는 공정 챔버의 온도보다 1.5배 낮은 웨이퍼의 온도, 10~ 30mT의 압력을 가진 공정조건을 통해 플라즈마 식각공정을 통해 수행되는 것이 바람직하다. The barrier metal film may be formed of any one of a titanium film, a titanium nitride film, or a titanium film / titanium nitride film. It is preferable to carry out the plasma etching process through the process conditions with pressure.

상기 공정챔버 온도는 70~ 80℃인 것이 바람직하고, 상기 웨이퍼 온도는 45~ 55℃ 인 것이 바람직하다. It is preferable that the said process chamber temperature is 70-80 degreeC, and it is preferable that the said wafer temperature is 45-55 degreeC.

상기 플라즈마 식각 공정은 Cl2, BCl3 및 N2를 혼합하여 사용하는 것이 바람직하고, 상기 N2의 첨가 비율은 Cl2가스양의 5~ 10%에 해당되는 양이 첨가되도록 하는 것이 바람직하다. In the plasma etching process, it is preferable to use a mixture of Cl 2 , BCl 3, and N 2 , and the addition ratio of N 2 is preferably such that an amount corresponding to 5 to 10% of the amount of Cl 2 gas is added.

상기 주금속층은 알루미늄막으로 형성하는 것이 바람직하다.
The main metal layer is preferably formed of an aluminum film.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 1 내지 도 3은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다. 1 to 3 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 1을 참조하면, 트랜지스터(미도시) 및 이를 절연시키는 절연막(미도시)이 형성된 반도체 기판(10) 상에 주금속층인 알루미늄막(12), 절연막인 산화막(14) 및 하드마스크인 베리어 금속막(16)을 순차적으로 형성한다. Referring to FIG. 1, an aluminum film 12 as a main metal layer, an oxide film 14 as an insulating film, and a barrier metal as a hard mask are formed on a semiconductor substrate 10 on which a transistor (not shown) and an insulating film (not shown) insulating the same are formed. The film 16 is formed sequentially.

상기 베리어 금속막(16)은 티타늄막, 티타늄 질화막 또는 티타늄막/티타늄 질화막 중 어느 하나로 형성할 수 있다. The barrier metal film 16 may be formed of any one of a titanium film, a titanium nitride film, and a titanium film / titanium nitride film.

이어어서, 상기 형성된 베리어 금속막(16) 상부에 주금속층을 패터닝하여 금속배선으로 정의되도록 하기 위한 포토레지스트 패턴(PR)을 형성한다. Subsequently, the main metal layer is patterned on the formed barrier metal layer 16 to form a photoresist pattern PR for defining the metal wiring.

상기 포토레지스트 패턴(PR)을 식각 마스크로 하부의 베리어 금속막(16)에 식각 공정을 수행하여 상기 베리어 금속막(16)을 패터닝한다. The barrier metal layer 16 is patterned by performing an etching process on the lower barrier metal layer 16 using the photoresist pattern PR as an etching mask.

상기 패터닝된 베리어 금속막(16)은 버티컬한 프로파일(vertical profile)을 갖는다. The patterned barrier metal layer 16 has a vertical profile.

상기 베리어 금속막(16)에 수행되는 식각 공정은 10~ 30mT정도의 압력, 70~ 80℃ 정도의 공정챔버 온도, 45~ 55℃ 정도의 웨이퍼 온도를 가진 공정조건을 통해 플라즈마 식각공정을 통해 수행된다. The etching process performed on the barrier metal layer 16 is performed through plasma etching process through process conditions having a pressure of about 10 to 30 mT, a process chamber temperature of about 70 to 80 ° C, and a wafer temperature of about 45 to 55 ° C. do.

상기 웨이퍼의 온도는 상기 공정 챔버의 온도보다 1.5배 낮도록 하는 것이 바람직하다. The temperature of the wafer is preferably 1.5 times lower than the temperature of the process chamber.

상기 플라즈마 식각 공정시 사용되는 가스는 Cl2, BCl3및 N2의 혼합가스로 하는 데, 상기 N2의 첨가 비율은 Cl2가스양의 5~ 10%에 해당되는 양이 첨가되도록 한다. The gas used in the plasma etching process is a mixed gas of Cl 2 , BCl 3 and N 2 , the addition rate of N 2 is added to the amount corresponding to 5 to 10% of the amount of Cl 2 gas.

종래 기술에서와 같이 Cl2가스만을 사용하여 플라즈마 식각공정을 수행하였을 때, Cl2가스가 하부 막질들에 대해 패시베이션(passivation)을 하지 못하고 언더컷(undercut)을 발생시키는 문제점이 있었으나, 본 발명에서는 상기와 같이 N2가스가 소정 비율 첨가된 Cl2가스를 사용하여 베리어 금속막에 식각공정을 수행하면, N2가스가 하부 막질들에 대해 패시베이션(passivation)역할을 수행하게 되고, 베리어 금속막에 발생될 수 있는 언더컷(undercut)이 방지된다. When performing the plasma etching process using only Cl 2 gas as in the prior art, there was a problem in that the Cl 2 gas does not passivate the underlying films and generates undercut, but in the present invention, When the etching process is performed on the barrier metal film using Cl 2 gas, in which N 2 gas is added in a predetermined ratio, N 2 gas plays a role of passivation for the lower film quality, and occurs in the barrier metal film. Possible undercuts are avoided.

도 2를 참조하면, 상기 패터닝된 베리어 금속막(16) 및 포토레지스트 패턴(PR)을 식각 마스크로 하부막질 즉, 절연막인 산화막(14), 주금속층인 알루미늄막(12)을 식각한다. Referring to FIG. 2, the patterned barrier metal layer 16 and the photoresist pattern PR are etched using an etch mask to etch the lower layer, that is, the oxide layer 14 as an insulating layer and the aluminum layer 12 as a main metal layer.

도 3을 참조하면, 상기 결과물 중 포토레지스트 패턴(PR)을 제거하는 에싱 공정을 수행하여, 본 공정을 완료한다. Referring to FIG. 3, an ashing process of removing the photoresist pattern PR is performed to complete the present process.

본 발명에 의하면, N2가스가 소정 비율 첨가된 Cl2가스를 사용하여 베리어 금속막에 식각공정을 수행하면, N2가스가 하부 막질들에 대해 패시베이션(passivation)역할을 수행하게 되고, 베리어 금속막에 발생될 수 있는 언더컷(undercut)이 방지되어, 버티컬한 프로파일(vertical profile)을 갖는 베리어 금속막을 가지게 된다.
According to the present invention, when the etching process is performed on the barrier metal film using Cl 2 gas to which a predetermined ratio of N 2 gas is added, the N 2 gas performs a role of passivation for the lower film quality, and the barrier metal Undercuts that can occur in the film are prevented, resulting in a barrier metal film having a vertical profile.

이상에서 살펴본 바와 같이 본 발명에 의하면, N2가스가 소정 비율 첨가된 Cl2가스를 사용하여 베리어 금속막에 식각공정을 수행하면, N2가스가 하부 막질들에 대해 패시베이션(passivation)역할을 수행하게 되고, 베리어 금속막에 발생될 수 있는 언더컷(undercut)이 방지되어, 버티컬한 프로파일(vertical profile)을 갖는 베리어 금속막을 가지게 되는 효과가 있다. As described above, according to the present invention, when the etching process is performed on the barrier metal film using Cl 2 gas to which N 2 gas is added in a predetermined ratio, N 2 gas performs a passivation role on the lower layers. In addition, an undercut that may be generated in the barrier metal film is prevented, so that there is an effect of having a barrier metal film having a vertical profile.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

Claims (8)

반도체 기판 상에 주금속층, 절연막, 베리어 금속막을 순차적으로 형성하는 단계; Sequentially forming a main metal layer, an insulating film, and a barrier metal film on the semiconductor substrate; 상기 주금속층을 패터닝하여 금속배선으로 정의되도록 하기 위해, 식각공정을 수행하여 상기 베리어 금속막을 패터닝하는 단계; 및 Patterning the barrier metal layer by performing an etching process to pattern the main metal layer so as to be defined as metal wiring; And 상기 패티닝된 베리어 금속막이 포함된 결과물에 식각공정을 수행하여, 상기 절연막을 패터닝하고, 상기 주금속층을 금속배선으로 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법. And etching the resultant including the patterned barrier metal layer to pattern the insulating layer and to form the main metal layer using metal wiring. 제1 항에 있어서, 상기 베리어 금속막은The method of claim 1, wherein the barrier metal film 티타늄막, 티타늄 질화막 또는 티타늄막/티타늄 질화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. A method for forming metal wiring in a semiconductor device, characterized in that it is formed of any one of a titanium film, a titanium nitride film or a titanium film / titanium nitride film. 제1 항에 있어서, 상기 식각공정은 The method of claim 1, wherein the etching process 상기 식각이 수행되는 공정 챔버의 온도보다 1.5배 낮은 웨이퍼의 온도, 10~ 30mT의 압력을 가진 공정조건을 통해 플라즈마 식각공정을 통해 수행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. The metallization method of claim 1, wherein the etching process is performed through a plasma etching process through a process condition having a temperature of a wafer 1.5 times lower than a temperature of a process chamber in which the etching is performed and a pressure of 10 to 30 mT. 제3 항에 있어서, 상기 공정챔버 온도는 The method of claim 3, wherein the process chamber temperature is 70~ 80℃인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. Metal wiring forming method of a semiconductor device, characterized in that 70 ~ 80 ℃. 제3 항에 있어서, 상기 웨이퍼 온도는 The method of claim 3, wherein the wafer temperature is 45~ 55℃ 인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. Metal wiring formation method of a semiconductor device, characterized in that 45 ~ 55 ℃. 제3 항에 있어서, 상기 플라즈마 식각 공정은 The method of claim 3, wherein the plasma etching process Cl2, BCl3 및 N2를 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. A method for forming metal wiring in a semiconductor device, characterized by using a mixture of Cl 2 , BCl 3 and N 2 . 제6항에 있어서, The method of claim 6, 상기 N2의 첨가 비율은 Cl2가스양의 5~ 10%에 해당되는 양이 첨가되도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. The N 2 addition ratio is a metal wiring formation method of the semiconductor device, characterized in that the amount corresponding to 5 to 10% of the Cl 2 gas amount is added. 제1 항에 있어서, 상기 주금속층은 The method of claim 1, wherein the main metal layer 알루미늄막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. A metal wiring forming method for a semiconductor device, characterized in that formed by an aluminum film.
KR1020040085431A 2004-10-25 2004-10-25 Method of forming metal line in semiconductor device KR20060036548A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040085431A KR20060036548A (en) 2004-10-25 2004-10-25 Method of forming metal line in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040085431A KR20060036548A (en) 2004-10-25 2004-10-25 Method of forming metal line in semiconductor device

Publications (1)

Publication Number Publication Date
KR20060036548A true KR20060036548A (en) 2006-05-02

Family

ID=37144672

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040085431A KR20060036548A (en) 2004-10-25 2004-10-25 Method of forming metal line in semiconductor device

Country Status (1)

Country Link
KR (1) KR20060036548A (en)

Similar Documents

Publication Publication Date Title
KR20000057802A (en) Interconnection forming method utilizing an inorganic antireflection layer
KR100450564B1 (en) Post treatment method for metal line of semiconductor device
KR100643570B1 (en) Method for fabricating semiconductor device
US6743725B1 (en) High selectivity SiC etch in integrated circuit fabrication
JPH04346427A (en) Dry-etching method
JP3116276B2 (en) Photosensitive film etching method
KR100875653B1 (en) Method of forming fine pattern of semiconductor device
US20040048203A1 (en) Method of manufacturing a semiconductor device for high speed operation and low power consumption
KR20060036548A (en) Method of forming metal line in semiconductor device
JP2006032721A (en) Fabrication process of semiconductor device
KR100253315B1 (en) Etching method in oder to form wire of semiconductor device
JP2001332510A (en) Semiconductor and its manufacturing method
KR100547242B1 (en) A method of forming intermetal dielectric layer for preventing void
KR19990057932A (en) Semiconductor Device Manufacturing Method for Improving Contact Hole Profile
KR100450565B1 (en) Post treatment method for metal line of semiconductor device
KR100344770B1 (en) Method of forming metal wires
KR100221585B1 (en) Forming method for via hole of semiconductor device
KR100209215B1 (en) Forming method for metal wiring of semiconductor device
KR100299380B1 (en) Method of forming metal interconnection for semiconductor device
KR100255559B1 (en) Method of forming metal interconnector in semiconductor device
JPH11186237A (en) Manufacture of semiconductor device
KR100744243B1 (en) Method for fabricating a metal line in a semiconductor
KR100824853B1 (en) Method of making semiconductor device
JP2008016852A (en) Manufacturing method for flash memory element
KR20080060310A (en) Method for forming plug in semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination