KR20060034412A - Semiconductor package having chip stack structure attached on both sides of pcb - Google Patents

Semiconductor package having chip stack structure attached on both sides of pcb Download PDF

Info

Publication number
KR20060034412A
KR20060034412A KR1020040083425A KR20040083425A KR20060034412A KR 20060034412 A KR20060034412 A KR 20060034412A KR 1020040083425 A KR1020040083425 A KR 1020040083425A KR 20040083425 A KR20040083425 A KR 20040083425A KR 20060034412 A KR20060034412 A KR 20060034412A
Authority
KR
South Korea
Prior art keywords
chip
circuit board
printed circuit
integrated circuit
semiconductor package
Prior art date
Application number
KR1020040083425A
Other languages
Korean (ko)
Inventor
김현중
김광은
신수동
김태형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040083425A priority Critical patent/KR20060034412A/en
Publication of KR20060034412A publication Critical patent/KR20060034412A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 기판 양면 부착형의 칩 적층 구조를 가지는 반도체 패키지에 관한 것이다. 본 발명에 따른 반도체 패키지는 인쇄회로기판의 양면에 각각 집적회로 칩이 부착되어 칩 적층 구조를 이룬다. 아래쪽 칩은 기판의 하부 홈 안에 삽입되어 기판 밑면에 부착되며, 위쪽 칩은 기판의 상부 홈을 가리지 않도록 아래쪽 칩과 직각 방향으로 배치된다. 아래쪽 칩은 기판의 상부 홈을 통과하는 금속 와이어를 통하여 기판 윗면과 전기적으로 연결되고, 위쪽 칩은 금속 와이어를 통하여 역시 기판 윗면과 연결된다. 이러한 칩 적층 구성은 접착제 안에 보이드가 생기는 종래의 현상을 방지할 수 있다.The present invention relates to a semiconductor package having a chip stacked structure of a substrate double sided attachment type. In the semiconductor package according to the present invention, integrated circuit chips are attached to both sides of the printed circuit board to form a chip stack structure. The lower chip is inserted into the lower groove of the substrate and attached to the bottom surface of the substrate, and the upper chip is disposed perpendicular to the lower chip so as not to cover the upper groove of the substrate. The lower chip is electrically connected to the upper surface of the substrate through the metal wire passing through the upper groove of the substrate, and the upper chip is also connected to the upper surface of the substrate through the metal wire. This chip stack construction can prevent the conventional phenomenon of voids in the adhesive.

적층 칩 패키지, 에폭시 접착제(epoxy adhesive), 스페이서(spacer), 보이드(void), 기판 홈Stacked Chip Packages, Epoxy Adhesives, Spacers, Voids, Board Grooves

Description

기판 양면 부착형의 칩 적층 구조를 가지는 반도체 패키지 {semiconductor package having chip stack structure attached on both sides of PCB}Semiconductor package with chip stack structure attached on both sides of PCB}

도 1은 종래 기술에 따른 적층 칩 패키지를 나타내는 단면도이다.1 is a cross-sectional view showing a laminated chip package according to the prior art.

도 2는 본 발명의 실시예에 따른 칩 적층 구조를 가지는 반도체 패키지의 평면도이다.2 is a plan view of a semiconductor package having a chip stack structure in accordance with an embodiment of the present invention.

도 3은 도 2의 Ⅲ-Ⅲ선을 따라 절단한 단면도이다.3 is a cross-sectional view taken along line III-III of FIG. 2.

도 4는 도 2의 Ⅳ-Ⅳ선을 따라 절단한 단면도이다.4 is a cross-sectional view taken along line IV-IV of FIG. 2.

도 5a 내지 도 7b는 도 2와 도 3에 도시된 반도체 패키지의 주요 제조 과정을 나타내는 평면도 및 단면도이다.5A through 7B are plan and cross-sectional views illustrating a main process of manufacturing the semiconductor package illustrated in FIGS. 2 and 3.

<도면에 사용된 참조 번호의 설명><Description of Reference Number Used in Drawing>

10, 20: 반도체 패키지(semiconductor package)10, 20: semiconductor package

11, 21: 인쇄회로기판(printed circuit board; PCB)11, 21: printed circuit board (PCB)

12, 15, 22, 24: 접착제(adhesive)12, 15, 22, 24: adhesive

13, 16, 23, 25: 집적회로 칩(IC chip)13, 16, 23, 25: IC chip

14, 17, 26, 27: 금속 와이어(metallic wire)14, 17, 26, 27: metallic wire

18, 28: 몰딩 수지(molding resin)18, 28: molding resin

19, 29: 금속 볼(metallic ball)19, 29: metallic ball

본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 기판 양면 부착형의 칩 적층 구조를 가지는 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor package technology, and more particularly, to a semiconductor package having a chip stack structure of a substrate double sided attachment type.

최근 반도체 패키지의 소형화 추세에 따라, 서로 다른 종류의 집적회로 칩을 적층하여 단일 패키지 안에서 여러 기능을 구현하거나, 동일한 종류의 집적회로 칩을 적층하여 패키지 단계에서 용량을 증대시키는 칩 적층 기술(chip stacking technology)이 개발되었다. 이러한 칩 적층 기술을 이용한 종래의 적층 칩 패키지가 도 1에 예시되어 있다.According to the recent trend of miniaturization of semiconductor packages, chip stacking technology that stacks different types of integrated circuit chips to implement various functions in a single package, or increases the capacity at the package stage by stacking the same type of integrated circuit chips. technology has been developed. A conventional stacked chip package using this chip stacking technique is illustrated in FIG.

도 1을 참조하면, 반도체 패키지(10)는 두 개의 집적회로 칩(13, 16)이 인쇄회로기판(11)의 한쪽 면 위에 적층된 칩 적층 구조를 가진다. 아래쪽 집적회로 칩(13)은 접착제(12)를 통하여 인쇄회로기판(11)의 윗면에 직접 부착되고, 위쪽 집적회로 칩(16)은 소정의 스페이서(spacer)가 포함된 접착제(15)를 통하여 아래쪽 집적회로 칩(13)의 윗면에 부착된다.Referring to FIG. 1, the semiconductor package 10 has a chip stack structure in which two integrated circuit chips 13 and 16 are stacked on one surface of a printed circuit board 11. The lower integrated circuit chip 13 is directly attached to the upper surface of the printed circuit board 11 through the adhesive 12, and the upper integrated circuit chip 16 is attached through the adhesive 15 including a predetermined spacer. It is attached to the upper surface of the lower integrated circuit chip 13.

각각의 집적회로 칩(13, 16)은 금속 와이어(14, 17)를 통하여 인쇄회로기판(11)에 전기적으로 연결된다. 특히, 아래쪽 집적회로 칩(13)과 인쇄회로기판(11)을 연결하는 금속 와이어(14)가 위쪽 집적회로 칩(16)에 의하여 영향을 받지 않도록 두 칩(13, 16) 사이의 접착제(15) 안에 스페이서를 넣는다.Each integrated circuit chip 13, 16 is electrically connected to the printed circuit board 11 via metal wires 14, 17. In particular, the adhesive 15 between the two chips 13, 16 so that the metal wire 14 connecting the lower integrated circuit chip 13 and the printed circuit board 11 is not affected by the upper integrated circuit chip 16. Put the spacer inside.

인쇄회로기판(11)의 윗면에는 몰딩 수지(18)가 형성되어 두 칩(13, 16)과 금 속 와이어(14, 17)를 고정하고 외부 환경으로부터 보호한다. 인쇄회로기판(11)의 밑면에는 다수의 금속 볼(19)이 형성되어 외부와의 전기적 경로를 제공한다.A molding resin 18 is formed on the upper surface of the printed circuit board 11 to fix the two chips 13 and 16 and the metal wires 14 and 17 and protect them from the external environment. A plurality of metal balls 19 are formed on the bottom surface of the printed circuit board 11 to provide an electrical path to the outside.

이상 설명한 종래의 반도체 패키지(10) 구조는 두 칩(13, 16)을 적층하기 위하여 에폭시 스페이서(epoxy spacer) 또는 스페이서 칩(spacer chip) 방식을 사용하는 것이 일반적이다. 그런데 이러한 방식은 에폭시 접착제(12, 15)가 충분히 도포되지 않아 접착제(12, 15) 안에 종종 보이드(void)가 생기는 단점이 있다. 이러한 보이드는 몰딩 수지(18)의 형성 공정과 같은 고온의 후속 공정에서 집적회로 칩(13, 16)의 깨짐이나 금속 와이어(14, 17)의 뜯김과 같은 치명적인 불량을 야기할 수 있다.In the structure of the semiconductor package 10 described above, an epoxy spacer or a spacer chip is generally used to stack the two chips 13 and 16. However, this method has a disadvantage in that the voids are often generated in the adhesives 12 and 15 because the epoxy adhesives 12 and 15 are not sufficiently applied. Such voids may cause fatal defects such as cracking of the integrated circuit chips 13 and 16 or tearing of the metal wires 14 and 17 in a subsequent high temperature process such as forming the molding resin 18.

따라서, 본 발명은 이상과 같은 종래 기술에서의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 칩 적층시 접착제 안에 보이드가 생기는 현상을 예방하여 칩 적층 구조의 손상을 방지할 수 있는 반도체 패키지를 제공하고자 하는 것이다.Accordingly, the present invention is to solve the problems in the prior art as described above, an object of the present invention is to provide a semiconductor package that can prevent damage to the chip stack structure by preventing the phenomenon of voids in the adhesive during chip stacking. I would like to.

본 발명의 다른 목적은 기존의 패키지 제조 설비를 그대로 이용하여 신규 설비 투자로 인한 경제적 손실을 최소화할 수 있는 반도체 패키지를 제공하기 위한 것이다.Another object of the present invention is to provide a semiconductor package that can minimize the economic loss due to new equipment investment by using the existing package manufacturing equipment as it is.

이러한 목적을 달성하기 위하여, 본 발명은 인쇄회로기판의 양면에 부착된 칩 적층 구조를 가지는 반도체 패키지를 제공한다. In order to achieve this object, the present invention provides a semiconductor package having a chip stack structure attached to both sides of a printed circuit board.                     

본 발명에 따른 반도체 패키지는, 아래쪽 부분의 일부가 제거된 하부 홈과, 상기 하부 홈의 영역 내에서 위쪽 부분의 일부가 제거된 상부 홈을 가지는 인쇄회로기판을 포함한다.The semiconductor package according to the present invention includes a printed circuit board having a lower groove in which a portion of the lower portion is removed and an upper groove in which a portion of the upper portion is removed in the region of the lower groove.

또한, 본 발명에 따른 반도체 패키지는, 상기 인쇄회로기판의 하부 홈 안에 삽입되며 상기 인쇄회로기판의 밑면에 부착되는 아래쪽 집적회로 칩과, 상기 인쇄회로기판의 상부 홈을 가리지 않도록 배치되며 상기 인쇄회로기판의 윗면에 부착되는 위쪽 집적회로 칩을 포함한다.In addition, the semiconductor package according to the present invention includes a lower integrated circuit chip inserted into a lower groove of the printed circuit board and attached to a bottom surface of the printed circuit board, and disposed so as not to cover an upper groove of the printed circuit board. And an upper integrated circuit chip attached to the upper surface of the substrate.

또한, 본 발명에 따른 반도체 패키지는, 상기 인쇄회로기판의 상부 홈을 통과하며 상기 아래쪽 집적회로 칩과 상기 인쇄회로기판의 윗면을 전기적으로 연결하는 아래쪽 금속 와이어와, 상기 위쪽 집적회로 칩과 상기 인쇄회로기판의 윗면을 전기적으로 연결하는 위쪽 금속 와이어를 포함한다.In addition, the semiconductor package according to the present invention, a lower metal wire passing through the upper groove of the printed circuit board and electrically connecting the lower integrated circuit chip and the upper surface of the printed circuit board, the upper integrated circuit chip and the printing The upper metal wire electrically connects the upper surface of the circuit board.

또한, 본 발명에 따른 반도체 패키지는, 상기 인쇄회로기판의 상부 홈을 채우면서 상기 인쇄회로기판의 윗면에 형성되는 몰딩 수지와, 상기 인쇄회로기판의 밑면에 형성되는 금속 볼을 포함한다.In addition, the semiconductor package according to the present invention includes a molding resin formed on the upper surface of the printed circuit board while filling the upper groove of the printed circuit board, and a metal ball formed on the bottom surface of the printed circuit board.

본 발명에 따른 반도체 패키지에 있어서, 상기 아래쪽 집적회로 칩과 상기 위쪽 집적회로 칩은 서로 직각 방향으로 엇갈리도록 배치되는 것이 바람직하다.In the semiconductor package according to the present invention, the lower integrated circuit chip and the upper integrated circuit chip are preferably arranged to be staggered in a direction perpendicular to each other.

또한, 본 발명에 따른 반도체 패키지는 상기 위쪽 집적회로 칩 위에 적층되는 제3의 집적회로 칩을 더 포함할 수 있다.In addition, the semiconductor package according to the present invention may further include a third integrated circuit chip stacked on the upper integrated circuit chip.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.                     

실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.In describing the embodiments, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.For the same reason, some components in the accompanying drawings are exaggerated, omitted, or schematically illustrated, and the size of each component does not entirely reflect the actual size. The same or corresponding components in each drawing are given the same reference numerals.

실시예Example

도 2는 본 발명의 실시예에 따른 칩 적층 구조를 가지는 반도체 패키지(20)의 평면도이고, 도 3과 도 4는 각각 도 2의 Ⅲ-Ⅲ선과 Ⅳ-Ⅳ선을 따라 절단한 단면도이다. 그리고, 도 5a 내지 도 7b는 도 2와 도 3에 도시된 반도체 패키지(20)의 주요 제조 과정을 나타내는 평면도 및 단면도이다. 이하, 반도체 패키지(20)의 제조 과정을 따라 반도체 패키지(20)의 구성을 설명한다.2 is a plan view of a semiconductor package 20 having a chip stack structure according to an exemplary embodiment of the present invention, and FIGS. 3 and 4 are cross-sectional views taken along lines III-III and IV-IV of FIG. 2, respectively. 5A through 7B are plan and cross-sectional views illustrating a main process of manufacturing the semiconductor package 20 illustrated in FIGS. 2 and 3. Hereinafter, the configuration of the semiconductor package 20 will be described according to the manufacturing process of the semiconductor package 20.

도 2 내지 도 4를 참조하면, 본 실시예의 반도체 패키지(20)는 인쇄회로기판(21)의 양면에 각각 집적회로 칩(23, 25)이 부착된, 소위 기판 양면 부착형의 칩 적층 구조를 가지는 것이 특징이다. 또한, 두 칩(23, 25)이 서로 직각 방향으로 엇갈리도록 배치되는 것도 특징이다. 이러한 특징을 구현할 수 있는 것은 인쇄회로기판(21)의 독특한 구조 때문이다. 도 5a 및 도 5b는 인쇄회로기판(21)의 구조를 잘 나타내고 있다. 도 5a는 도 2에 대응하는 평면도이고, 도 5b는 도 3에 대응하는 단 면도이다.2 to 4, the semiconductor package 20 of the present embodiment has a so-called double-sided chip stack structure in which the integrated circuit chips 23 and 25 are attached to both sides of the printed circuit board 21, respectively. It is characteristic to have. In addition, the two chips 23, 25 are also arranged to be staggered in a direction perpendicular to each other. This characteristic can be realized because of the unique structure of the printed circuit board (21). 5A and 5B show the structure of the printed circuit board 21 well. FIG. 5A is a plan view corresponding to FIG. 2, and FIG. 5B is a sectional view corresponding to FIG. 3.

도 2와 도 3, 도 5a와 도 5b를 같이 참조하면, 인쇄회로기판(21)은 하부 홈(21a)과 상부 홈(21b)이 형성된 구조를 가진다. 하부 홈(21a)은 인쇄회로기판(21)의 아래쪽 부분의 일부가 제거된 것으로 아래쪽 집적회로 칩(23)을 수용하기 위한 것이다. 상부 홈(21b)은 하부 홈(21a)의 영역 내에서 인쇄회로기판(21)의 위쪽 부분의 일부가 제거된 것으로 아래쪽 금속 와이어(26)를 통과시키기 위한 것이다. 하부 홈(21a)은 집적회로 칩(23)에 대응하므로 상대적으로 크기가 큰 단일 홈이며, 상부 홈(21b)은 금속 와이어(26)를 통과시키기만 하면 되므로 상대적으로 크기가 작은 적어도 두 개 이상의 홈이다.Referring to FIGS. 2 and 3, and FIGS. 5A and 5B, the printed circuit board 21 has a structure in which a lower groove 21a and an upper groove 21b are formed. The lower groove 21a is a part of the lower portion of the printed circuit board 21 is removed to accommodate the lower integrated circuit chip 23. The upper groove 21b is for removing the portion of the upper portion of the printed circuit board 21 in the region of the lower groove 21a to pass the lower metal wire 26. Since the lower groove 21a corresponds to the integrated circuit chip 23, the lower groove 21a is a relatively large single groove, and since the upper groove 21b only needs to pass through the metal wire 26, at least two or more small sizes Home.

이러한 구성을 가지는 인쇄회로기판(21)의 양면에는 각각 집적회로 칩(23, 25)이 부착된다. 도 6a 및 도 6b는 인쇄회로기판(21)의 양면에 부착된 두 칩(23, 25)을 나타내고 있다. 도 6a와 도 6b 역시 도 2와 도 3에 각각 대응하는 평면도와 단면도이다.Integrated circuit chips 23 and 25 are attached to both sides of the printed circuit board 21 having such a configuration. 6A and 6B show two chips 23 and 25 attached to both sides of the printed circuit board 21. 6A and 6B are plan and cross-sectional views corresponding to FIGS. 2 and 3, respectively.

도 2와 도 3, 도 6a와 도 6b를 같이 참조하면, 아래쪽 집적회로 칩(23)은 인쇄회로기판(21)의 하부 홈(21a) 안에 삽입되며 접착제(22)를 통하여 인쇄회로기판(21)의 밑면에 부착된다. 위쪽 집적회로 칩(25)은 인쇄회로기판(21)의 상부 홈(21b)을 가리지 않도록 배치되며 접착제(24)를 통하여 인쇄회로기판(21)의 윗면에 부착된다. 이 때, 아래쪽 칩(23)과 위쪽 칩(25)은 서로 직각 방향으로 엇갈리도록 배치된다. 또한, 아래쪽 칩(23)은 금속 와이어(26)가 연결될 칩 패드(도시되지 않음)가 상부 홈(21b)을 통하여 노출되도록 앞면(즉, 활성면)이 부착되며, 위쪽 칩 (25)은 뒷면이 부착된다.Referring to FIGS. 2 and 3, 6A and 6B, the lower integrated circuit chip 23 is inserted into the lower groove 21a of the printed circuit board 21 and the printed circuit board 21 through the adhesive 22. ) Is attached to the underside. The upper integrated circuit chip 25 is disposed not to cover the upper groove 21b of the printed circuit board 21 and attached to the upper surface of the printed circuit board 21 through the adhesive 24. At this time, the lower chip 23 and the upper chip 25 are arranged to be staggered in a direction perpendicular to each other. In addition, the lower chip 23 is attached to the front side (i.e., the active side) so that the chip pad (not shown) to which the metal wire 26 is to be connected is exposed through the upper groove 21b, and the upper chip 25 has the rear side. Is attached.

이상과 같이 집적회로 칩(23, 25)의 부착이 완료되면 각각의 칩(23, 25)과 인쇄회로기판(21) 사이에 전기적 연결이 이루어진다. 도 7a 및 도 7b는 금속 와이어(26, 27)를 이용한 전기적 연결을 나타내고 있다. 도 7a와 도 7b 역시 도 2와 도 3에 각각 대응하는 평면도와 단면도이다.As described above, when the attachment of the integrated circuit chips 23 and 25 is completed, an electrical connection is made between the respective chips 23 and 25 and the printed circuit board 21. 7A and 7B show electrical connections using metal wires 26 and 27. 7A and 7B are plan and cross-sectional views corresponding to FIGS. 2 and 3, respectively.

도 2와 도 3, 도 7a와 도 7b를 같이 참조하면, 아래쪽 집적회로 칩(23)은 상부 홈(21b)을 통과하는 아래쪽 금속 와이어(26)를 통하여 인쇄회로기판(21)의 윗면과 전기적으로 연결된다. 위쪽 집적회로 칩(25)은 위쪽 금속 와이어(27)를 통하여 역시 인쇄회로기판(21)의 윗면과 전기적으로 연결된다. 이 때, 두 칩(23, 25)은 서로 직각 방향으로 엇갈려 있기 때문에 각각의 금속 와이어(26, 27)가 상대방 칩(23, 25)에 의하여 영향을 받지 않는다. 전술한 바와 같이, 도 3과 도 4는 서로 다른 방향에서 바라본 반도체 패키지(20)의 모습을 나타내고 있다.Referring to FIGS. 2 and 3, 7A, and 7B, the lower integrated circuit chip 23 is electrically connected to the upper surface of the printed circuit board 21 through the lower metal wire 26 passing through the upper groove 21b. Is connected. The upper integrated circuit chip 25 is also electrically connected to the upper surface of the printed circuit board 21 through the upper metal wire 27. At this time, since the two chips 23 and 25 are staggered in the direction perpendicular to each other, the respective metal wires 26 and 27 are not affected by the counterpart chips 23 and 25. As described above, FIGS. 3 and 4 show the semiconductor package 20 viewed from different directions.

이어서, 도 3과 도 4에 도시된 바와 같이, 인쇄회로기판(21)의 윗면에 몰딩 수지(28)가 형성된다. 몰딩 수지(28)는 두 칩(23, 25)과 금속 와이어(26, 27)를 고정하고 외부 환경으로부터 보호하기 위한 것으로, 상부 홈(21b) 내부를 채우면서 인쇄회로기판(21)의 윗면 전체를 소정의 높이로 덮는다. 그리고 나서, 인쇄회로기판(21)의 밑면에 다수의 금속 볼(29)이 형성된다. 예컨대, 솔더(solder)와 같은 물질로 이루어지는 금속 볼(29)은 패키지(20)의 외부접속 단자로서, 외부와의 전기적 경로를 제공한다.3 and 4, the molding resin 28 is formed on the upper surface of the printed circuit board 21. The molding resin 28 is for fixing the two chips 23 and 25 and the metal wires 26 and 27 and protecting them from the external environment. The molding resin 28 fills the upper groove 21b and fills the entire upper surface of the printed circuit board 21. To a predetermined height. Then, a plurality of metal balls 29 are formed on the bottom surface of the printed circuit board 21. For example, the metal ball 29 made of a material such as solder is an external connection terminal of the package 20, and provides an electrical path to the outside.

한편, 집적회로 칩(23, 25)의 활성면과 인쇄회로기판(21)의 윗면에는 각각 금속 와이어(26, 27)가 연결되는 칩 패드들과 기판 패드들이 형성되고, 인쇄회로기판(21)의 밑면에는 금속 볼(29)이 부착되는 볼 랜드(ball land)들이 형성되지만, 도면이 복잡해지는 것을 피하기 위하여 이들을 도시하지는 않았다.Meanwhile, chip pads and substrate pads to which metal wires 26 and 27 are connected are formed on the active surface of the integrated circuit chips 23 and 25 and the upper surface of the printed circuit board 21, respectively. Ball lands to which metal balls 29 are attached are formed on the underside of, but are not shown in order to avoid complicated drawings.

이상 설명한 바와 같이, 본 발명에 따른 반도체 패키지는 인쇄회로기판의 양면에 각각 부착된 집적회로 칩이 칩 적층 구조를 이루기 때문에, 칩 적층시 접착제 안에 보이드가 생기는 현상을 방지할 수 있다. 따라서, 보이드의 발생으로 인하여 야기되는 집적회로 칩의 깨짐, 금속 와이어의 뜯김과 같은 불량도 효과적으로 방지할 수 있다.As described above, in the semiconductor package according to the present invention, since integrated circuit chips attached to both sides of the printed circuit board form a chip stack structure, voids may be prevented from occurring in the adhesive when the chips are stacked. Therefore, defects such as cracking of integrated circuit chips and tearing of metal wires caused by the generation of voids can be effectively prevented.

또한, 본 발명에 따른 반도체 패키지는 기존의 패키지 제조 설비를 그대로 이용하여 구현할 수 있는 구조이기 때문에, 신규 설비 투자로 인한 경제적 부담이 없다는 장점도 있다.In addition, since the semiconductor package according to the present invention has a structure that can be implemented using the existing package manufacturing equipment as it is, there is an advantage that there is no economic burden due to investment in new equipment.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

예를 들어, 전술한 실시예는 두 개의 집적회로 칩이 직각 방향으로 엇갈리게 부착된 칩 적층 구조를 가지지만, 위쪽 집적회로 칩 위에 제3의 집적회로 칩이 추 가로 적층될 수도 있으며, 위쪽 집적회로 칩의 크기가 상대적으로 작아서 인쇄회로기판의 상부 홈 사이의 영역에 길이 방향으로 배치될 수 있다면, 두 칩을 굳이 직각 방향으로 배치하지 않아도 될 것이다. 이와 같이, 본 발명의 반도체 패키지는 칩 적층 구조를 이루는 집적회로 칩의 개수, 크기, 종류에 제한이 없다고 할 수 있다.For example, the above embodiment has a chip stack structure in which two integrated circuit chips are staggered in a perpendicular direction, but a third integrated circuit chip may be further stacked on the upper integrated circuit chip, and the upper integrated circuit may be If the size of the chip is relatively small so that it can be disposed in the longitudinal direction in the area between the upper grooves of the printed circuit board, it will not be necessary to arrange the two chips in the perpendicular direction. As described above, the semiconductor package of the present invention can be said to have no limitation on the number, size, and type of integrated circuit chips forming the chip stack structure.

Claims (3)

아래쪽 부분의 일부가 제거된 하부 홈과, 상기 하부 홈의 영역 내에서 위쪽 부분의 일부가 제거된 상부 홈을 가지는 인쇄회로기판과;A printed circuit board having a lower groove in which a portion of the lower portion is removed and an upper groove in which a portion of the upper portion is removed in the region of the lower groove; 상기 인쇄회로기판의 하부 홈 안에 삽입되며 상기 인쇄회로기판의 밑면에 부착되는 아래쪽 집적회로 칩과;A lower integrated circuit chip inserted into a lower groove of the printed circuit board and attached to a bottom surface of the printed circuit board; 상기 인쇄회로기판의 상부 홈을 가리지 않도록 배치되며 상기 인쇄회로기판의 윗면에 부착되는 위쪽 집적회로 칩과;An upper integrated circuit chip disposed to cover the upper groove of the printed circuit board and attached to an upper surface of the printed circuit board; 상기 인쇄회로기판의 상부 홈을 통과하며 상기 아래쪽 집적회로 칩과 상기 인쇄회로기판의 윗면을 전기적으로 연결하는 아래쪽 금속 와이어와;A lower metal wire passing through an upper groove of the printed circuit board and electrically connecting the lower integrated circuit chip and an upper surface of the printed circuit board; 상기 위쪽 집적회로 칩과 상기 인쇄회로기판의 윗면을 전기적으로 연결하는 위쪽 금속 와이어와;An upper metal wire electrically connecting the upper integrated circuit chip and an upper surface of the printed circuit board; 상기 인쇄회로기판의 상부 홈을 채우면서 상기 인쇄회로기판의 윗면에 형성되는 몰딩 수지와;A molding resin formed on an upper surface of the printed circuit board while filling the upper groove of the printed circuit board; 상기 인쇄회로기판의 밑면에 형성되는 금속 볼을 포함하는 반도체 패키지.A semiconductor package comprising a metal ball formed on the bottom surface of the printed circuit board. 제1 항에 있어서,According to claim 1, 상기 아래쪽 집적회로 칩과 상기 위쪽 집적회로 칩은 서로 직각 방향으로 엇갈리도록 배치되는 것을 특징으로 하는 반도체 패키지.And the lower integrated circuit chip and the upper integrated circuit chip are arranged to be staggered in a direction perpendicular to each other. 제1 항 또는 제2 항에 있어서,The method according to claim 1 or 2, 상기 위쪽 집적회로 칩 위에 적층되는 제3의 집적회로 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a third integrated circuit chip stacked on the upper integrated circuit chip.
KR1020040083425A 2004-10-19 2004-10-19 Semiconductor package having chip stack structure attached on both sides of pcb KR20060034412A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040083425A KR20060034412A (en) 2004-10-19 2004-10-19 Semiconductor package having chip stack structure attached on both sides of pcb

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040083425A KR20060034412A (en) 2004-10-19 2004-10-19 Semiconductor package having chip stack structure attached on both sides of pcb

Publications (1)

Publication Number Publication Date
KR20060034412A true KR20060034412A (en) 2006-04-24

Family

ID=37143217

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040083425A KR20060034412A (en) 2004-10-19 2004-10-19 Semiconductor package having chip stack structure attached on both sides of pcb

Country Status (1)

Country Link
KR (1) KR20060034412A (en)

Similar Documents

Publication Publication Date Title
US7119427B2 (en) Stacked BGA packages
JP5222509B2 (en) Semiconductor device
KR100753415B1 (en) Stack package
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
US8253228B2 (en) Package on package structure
KR20110030087A (en) Semiconductor package
KR101407614B1 (en) Printed circuit board, semiconductor package, card and system
US7902664B2 (en) Semiconductor package having passive component and semiconductor memory module including the same
KR20110082643A (en) Wiring substrate for a semiconductor chip and semiconductor package having the wiring substrate
KR100725517B1 (en) multi-layered circuit substrate having bonding pads and ball lands arranged on two or more layers, and semiconductor package structure using the same
JP2003204039A (en) Semiconductor device
KR20030059459A (en) Chip stack package
US20040173902A1 (en) Ball grid array package stack
KR20060034412A (en) Semiconductor package having chip stack structure attached on both sides of pcb
KR100650769B1 (en) Stack type package
KR100891515B1 (en) Stack type package
KR20050027384A (en) Chip size package having rerouting pad and stack thereof
KR20110130017A (en) Multi-chip package and method of manufacturing the same
KR100882516B1 (en) Semiconductor package having stacked chip scale and Method thereof
KR20060036126A (en) Semiconductor package having back-to-back chip stack structure
US7265446B2 (en) Mounting structure for semiconductor parts and semiconductor device
KR101006529B1 (en) Ball land and printed circuit board using the same and semiconductor package using the same
KR100587042B1 (en) Micro-bga type chip stack package and the manufacturing method
KR100772107B1 (en) Ball grid array package
KR20150039284A (en) Multi-chip package

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination