KR20060027797A - Semiconductor device - Google Patents

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Abstract

A semiconductor device comprises a resistive element (26) of a polysilicon film formed on a silicon substrate (10). The resistive element (26) is composed of a resistor portion (26a) having a predetermined resistance value, contact portions (26b) provided at both ends of the resistor portion (26a) and connected to a wire to which a fixed potential is applied, and a heat-dissipating portion (26c) connected to one of the contact portions (26b). The resistive element has a small parasitic capacitance and is excellent in heat dissipation.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치에 관한 것으로, 특히, 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치에 관한 것이다. TECHNICAL FIELD This invention relates to a semiconductor device. Specifically, It is related with the semiconductor device which has a resistance element which consists of a polysilicon film.

반도체 장치에 내장되는 저항 소자로서는, 현재, 폴리실리콘막으로 이루어지는 것이 널리 이용되도록 되어 있다. 이것은, 폴리실리콘막에 의해 저항 소자를 형성하는 공정이 다른 반도체 장치의 제조 프로세스와의 정합성이 양호한 것이나, 폴리실리콘막으로 이루어지는 저항 소자는 바이어스 의존성이 작은 것 등의 이점 때문이다. As resistance elements incorporated in semiconductor devices, those made of polysilicon films are now widely used. This is because the process of forming the resistance element by the polysilicon film is good in compatibility with the manufacturing process of other semiconductor devices, and the resistance element made of the polysilicon film has a small bias dependency.

일반적으로, 저항 소자에 이용되는 폴리실리콘막은, 트랜지스터의 게이트 전극으로서 이용되는 폴리실리콘막과 동시에 형성된다. 이 때문에, 폴리실리콘막으로 이루어지는 저항 소자는, 반도체 기판 상에 소자 영역을 획정하는 소자 분리 절연막 상 또는 게이트 절연막 상에 형성되게 된다. 그런데, 쌍 기판 용량과 쌍 기판 절연성의 관점에서, 소자 분리 절연막 상에 저항 소자를 형성하는 것이, 게이트 절연막 상에 형성하는 것보다 많아지고 있다. Generally, the polysilicon film used for a resistance element is formed simultaneously with the polysilicon film used as a gate electrode of a transistor. For this reason, the resistance element which consists of a polysilicon film is formed on the element isolation insulating film which defines the element area | region on a semiconductor substrate, or on a gate insulating film. By the way, from a viewpoint of a pair substrate capacitance and a pair substrate insulation property, forming a resistance element on an element isolation insulating film is increasing more than forming on a gate insulating film.

도 15는 CMOS 트랜지스터 및 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치의 구조를 도시하는 단면도이다. FIG. 15 is a cross-sectional view showing the structure of a semiconductor device having a resistance element composed of a CMOS transistor and a polysilicon film.

도시한 바와 같이, 실리콘 기판(100) 상에는, 소자 영역을 획정하는 소자 분리 절연막(102)이 형성되어 있다. As shown in the drawing, an element isolation insulating film 102 defining an element region is formed on the silicon substrate 100.

N형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 내에는, P웰(104)이 형성되어 있다. P형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 내에는, N웰(106)이 형성되어 있다. The P well 104 is formed in the silicon substrate 100 in the N-type MOS transistor formation region. An N well 106 is formed in the silicon substrate 100 in the P-type MOS transistor formation region.

N형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 상에는, 게이트 절연막(108)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(110n)이 형성되어 있다. 게이트 전극(110n)의 측벽에는, 사이드월 스페이서(112)가 형성되어 있다. 게이트 전극(110n)의 양측의 실리콘 기판(110) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(114n)이 형성되어 있다. 이렇게 해서, N형 MOS 트랜지스터 형성 영역에는, 게이트 전극(110n) 및 소스/드레인 확산층(114n)을 갖는 N형 MOS 트랜지스터가 형성되어 있다. On the silicon substrate 100 in the N-type MOS transistor formation region, a gate electrode 110n made of a polysilicon film is formed via the gate insulating film 108. Sidewall spacers 112 are formed on sidewalls of the gate electrode 110n. In the silicon substrate 110 on both sides of the gate electrode 110n, a source / drain diffusion layer 114n having an extension source / drain structure is formed. In this way, an N-type MOS transistor having a gate electrode 110n and a source / drain diffusion layer 114n is formed in the N-type MOS transistor formation region.

P형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 상에는, 게이트 절연막(108)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(110p)이 형성되어 있다. 게이트 전극(110p)의 측벽에는, 사이드월 스페이서(112)가 형성되어 있다. 게이트 전극(110p)의 양측의 실리콘 기판(100) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(114p)이 형성되어 있다. 이렇게 해서, P형 MOS 트랜지스터 형성 영역에는, 게이트 전극(110p) 및 소스/드레인 확산층(114p)을 갖는 P형 MOS 트랜지스터가 형성되어 있다. On the silicon substrate 100 in the P-type MOS transistor formation region, a gate electrode 110p made of a polysilicon film is formed via the gate insulating film 108. Sidewall spacers 112 are formed on sidewalls of the gate electrode 110p. In the silicon substrate 100 on both sides of the gate electrode 110p, a source / drain diffusion layer 114p having an extension source / drain structure is formed. In this way, a P-type MOS transistor having a gate electrode 110p and a source / drain diffusion layer 114p is formed in the P-type MOS transistor formation region.

소자 분리 절연막(102) 상의 저항 소자 형성 영역에는, 불순물이 첨가된 폴 리실리콘막으로 이루어지는 저항 소자(116)가 형성되어 있다. 저항 소자(116) 상에는, 절연막(118)이 형성되어 있다. 저항 소자(116) 양단의 컨택트부에는 절연막은 형성되어 있지 않다. In the resistance element formation region on the element isolation insulating film 102, a resistance element 116 made of a polysilicon film to which impurities are added is formed. The insulating film 118 is formed on the resistance element 116. An insulating film is not formed in the contact portions across the resistance element 116.

N형 MOS 트랜지스터, P형 MOS 트랜지스터, 및 저항 소자(116)가 형성된 실리콘 기판(100) 상에는, 층간 절연막(120)이 형성되어 있다. 층간 절연막(120)에는, 소스/드레인 확산층(114n, 114p)에 각각 전기적으로 접속된 컨택트 플러그(122, 124)와, 게이트 전극(110n, 110p)에 각각 전기적으로 접속된 컨택트 플러그(도시 생략)와, 저항 소자(116) 양단의 컨택트부에 각각 접속된 컨택트 플러그(126, 128)가 매립되어 있다. An interlayer insulating film 120 is formed on the silicon substrate 100 on which the N-type MOS transistor, the P-type MOS transistor, and the resistance element 116 are formed. The interlayer insulating film 120 includes contact plugs 122 and 124 electrically connected to the source / drain diffusion layers 114n and 114p, and contact plugs electrically connected to the gate electrodes 110n and 110p, respectively. And contact plugs 126 and 128 connected to contact portions at both ends of the resistance element 116, respectively.

컨택트 플러그(122∼128)가 매립된 층간 절연막(120) 상에는, 컨택트 플러그(122, 124)를 통해 소스/드레인 확산층(114n, 114p)에 각각 전기적으로 접속된 배선층(130, 132)과, 컨택트 플러그를 통해 게이트 전극(110n, 110p)에 각각 전기적으로 접속된 배선층(도시 생략)과, 컨택트 플러그(126, 128)를 통해 저항 소자(116) 양단의 컨택트부에 각각 전기적으로 접속된 배선층(134, 136)이 형성되어 있다. On the interlayer insulating film 120 in which the contact plugs 122 to 128 are embedded, the wiring layers 130 and 132 electrically connected to the source / drain diffusion layers 114n and 114p through the contact plugs 122 and 124, respectively, A wiring layer (not shown) electrically connected to the gate electrodes 110n and 110p through the plug, respectively, and a wiring layer 134 electrically connected to the contact portions across the resistor element 116 through the contact plugs 126 and 128, respectively. , 136 is formed.

이렇게 해서, CMOS 트랜지스터 및 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치가 구성되어 있다. In this way, the semiconductor device which has the resistance element which consists of a CMOS transistor and a polysilicon film is comprised.

상술한 바와 같이 하여 반도체 장치에 내장되는 저항 소자에서는, 전류가 흘러 전력이 소비됨으로써 쥴 열이 발생한다. 도 15에 도시한 바와 같은 소자 분리 절연막 상에 저항 소자가 형성된 반도체 장치에서는, 저항 소자에서 발생하는 쥴 열은, 주로, 저항 소자 아래에 형성된 소자 분리 절연막을 경유하여 반도체 기판으로 도피하게 된다. 따라서, 저항 소자의 면적이 클수록, 저항 소자에서 발생한 쥴 열이 용이하게 빠져나갈 수 있어, 발열에 의한 저항율의 저하, 나아가서는 저항율의 저하에 의한 전류의 증대에 기인하는 저항 소자의 단선이라는 문제점을 보다 확실하게 회피할 수 있다. In the resistive element incorporated in the semiconductor device as described above, current flows to consume power, thereby generating Joule heat. In the semiconductor device in which the resistance element is formed on the element isolation insulating film as shown in FIG. 15, the Joule heat generated in the resistance element is mainly escaped to the semiconductor substrate via the element isolation insulating film formed under the resistance element. Therefore, the larger the area of the resistive element, the more easily Joule heat generated in the resistive element can escape, resulting in a problem of disconnection of the resistive element caused by a decrease in resistivity caused by heat generation and an increase in current caused by a lower resistivity. It can be more reliably avoided.

한편, 저항 소자의 면적이 작을 수록, 저항 소자와 반도체 기판 사이에 발생하는 기생 용량은 작은 것으로 된다. On the other hand, the smaller the area of the resistance element, the smaller the parasitic capacitance generated between the resistance element and the semiconductor substrate.

이와 같이, 저항 소자의 방열을 확보하기 위해서는 저항 소자의 면적을 크게 할 필요가 있는 데 대하여, 기생 용량을 저감하기 위해서는 저항 소자의 면적을 작게 할 필요가 있었다. 이 때문에, 저항 소자의 방열의 확보와 기생 용량의 저감을 양립하는 것은 매우 곤란하였다. As described above, in order to secure heat dissipation of the resistive element, the area of the resistive element needs to be increased, while in order to reduce the parasitic capacitance, the resistive element needs to be reduced. For this reason, it was very difficult to attain both heat dissipation of the resistance element and reduction of the parasitic capacitance.

폴리실리콘막으로 이루어지는 저항 소자의 방열을 확보하고, 또한, 기생 용량을 저감하는 기술로서는, 지금까지, 예를 들면 특허 문헌1∼4에 개시된 것이 알려져 있다. As a technique for ensuring heat dissipation of a resistance element made of a polysilicon film and reducing parasitic capacitance, those disclosed in, for example, Patent Documents 1 to 4 are known so far.

특허 문헌1, 2에는, 폴리실리콘막으로 이루어지는 저항 소자를, 컨택트 부분의 외측에서 반도체 기판에 컨택트시킴으로써, 저항 소자에서 발생하는 열을 직접 기판으로 빼내는 것을 목적으로 한 구성이 개시되어 있다. 이 구성은, 저항 소자와 기판이 컨택트하고 있기 때문에, 높은 방열 효과를 얻을 수 있다. Patent Literatures 1 and 2 disclose a structure for the purpose of directly extracting heat generated from a resistance element by directly contacting the semiconductor element with a resistance element made of a polysilicon film on the outside of the contact portion. In this configuration, since the resistance element and the substrate are in contact, a high heat dissipation effect can be obtained.

특허 문헌3에는, 폴리실리콘막으로 이루어지는 저항 소자와 기판 사이에, 절연막을 개재하여 고비저항의 폴리실리콘막이 배치된 구성이 개시되어 있다. 이 구 성에 따르면, 저항 소자가 고비저항이며 열전도율이 높은 폴리실리콘막과 막 두께가 얇은 절연막을 개재하여 접하고 있기 때문에, 저항 소자에서 발생한 열을 기판으로 효율적으로 빼내는 것이 가능하게 된다. 또한, 저항 소자 아래에 배치된 폴리실리콘막의 두께가 충분히 두껍고, 그 막 두께분만큼 저항 소자와 기판이 이격되어 있기 때문에, 기생 용량도 작은 것으로 되어 있다. Patent Literature 3 discloses a configuration in which a high specific resistance polysilicon film is disposed between an resistance element made of a polysilicon film and a substrate via an insulating film. According to this configuration, since the resistive element is in contact with a high specific resistance polysilicon film having a high thermal conductivity and an insulating film having a thin film thickness, it is possible to efficiently extract heat generated from the resistive element to the substrate. In addition, since the thickness of the polysilicon film disposed under the resistance element is sufficiently thick, and the resistance element and the substrate are separated by the thickness, the parasitic capacitance is also small.

특허 문헌4에는, 얇은 절연막뿐만 아니라 두꺼운 절연막 상에도 저항 소자를 연장시킨 구성이 개시되어 있다. 이 구성에서는, 두꺼운 절연막을 개재한 기판에의 방열 경로가 존재할 뿐만 아니라, 저항 소자 상에 형성된 보호막을 개재한 방열 경로가 확보되어 있기 때문에, 얇은 절연막의 면적을 증대할 필요가 없어, 기생 용량의 대폭적인 증대를 초래하지 않는다. Patent Document 4 discloses a configuration in which a resistance element is extended not only on a thin insulating film but also on a thick insulating film. In this configuration, not only does the heat dissipation path exist to the substrate via the thick insulating film, but also the heat dissipation path through the protective film formed on the resistance element is secured, so that the area of the thin insulating film does not need to be increased, so that the parasitic capacitance It does not cause a significant increase.

그러나, 특허 문헌1∼4에 개시된 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치의 구성에는, 이하에 설명하는 바와 같은 난점이 존재하는 것으로 생각된다. However, in the structure of the semiconductor device which has the resistance element which consists of the polysilicon films disclosed by patent documents 1-4, it is thought that the difficulty as described below exists.

예를 들면, 특허 문헌1, 2에 개시된 구성에서는, 저항 소자와 기판이 컨택트하는 부분의 전위를 제어하는 것이 필요로 된다. 또한, 이러한 구성을 예로 들면 CMOS 회로에 적용하는 경우에는, 게이트 산화막을 형성한 후에, 산화막에, 저항 소자와 기판을 컨택트시키기 위한 컨택트창을 개구하게 된다. 이 때문에, 게이트 산화막을 개구하기 위해 이용하는 에칭 등의 프로세스가, 게이트 산화막의 신뢰성에 미치는 영향을 고려할 필요가 있다고 생각된다. For example, in the structure disclosed by patent document 1, 2, it is necessary to control the electric potential of the part which a resistance element and a board | substrate contact. In the case of applying such a configuration to a CMOS circuit as an example, after forming a gate oxide film, a contact window for contacting a resistance element and a substrate is opened in the oxide film. For this reason, it is thought that the process, such as the etching used to open a gate oxide film, needs to consider the influence on the reliability of a gate oxide film.

또한, 특허 문헌3에 개시된 구성에서는, 특히 CMOS 회로에의 적용을 생각한 경우에, 폴리실리콘막을 2층 적층할 필요가 있는 것 및 각각의 폴리실리콘막에 대하여 패턴의 형성이 필요하기 때문에, 공정이 복잡한 것으로 됨과 함께 제조 코스트가 상승하게 된다고 생각된다. In addition, in the configuration disclosed in Patent Document 3, since it is necessary to stack two layers of polysilicon films especially when considering application to a CMOS circuit, and the formation of a pattern is required for each polysilicon film, the process is performed. It is thought that manufacturing cost rises as it becomes complicated.

또한, 특허 문헌4에 개시된 구성에서는, 두꺼운 절연막 상으로도 저항 소자를 연장시키기 때문에, 저항 소자가 위에 형성되는 얇은 절연막의 면적을 크게 할 필요가 없다고는 하지만, 이 얇은 절연막이 형성된 영역에 발생하는 기생 용량은 무시할 수 없는 것으로 생각된다. In addition, in the configuration disclosed in Patent Document 4, since the resistance element is extended even on the thick insulating film, it is not necessary to increase the area of the thin insulating film on which the resistance element is formed. Parasitic doses are not considered to be negligible.

본 발명의 목적은, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자를 갖는 반도체 장치를 제공하는 것에 있다. An object of the present invention is to provide a semiconductor device having a resistance element having a small parasitic capacitance and excellent heat dissipation.

[특허 문헌1] 일본 특개평2-283058호 공보 [Patent Document 1] Japanese Patent Application Laid-Open No. 2-283058

[특허 문헌2] 일본 특개평3-24858호 공보 [Patent Document 2] Japanese Patent Application Laid-Open No. 3-24858

[특허 문헌3] 일본 특개2000-150780호 공보 [Patent Document 3] Japanese Unexamined Patent Publication No. 2000-150780

[특허 문헌4] 일본 특개2001-257317호 공보[Patent Document 4] Japanese Patent Application Laid-Open No. 2001-257317

<발명의 개시><Start of invention>

본 발명의 일 관점에 따르면, 반도체 기판 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치로서, 상기 저항 소자는, 저항값이 소정의 값으로 설정된 저항부와, 상기 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 상기 컨택트부에 접속된 방열부를 갖는 반도체 장치가 제공된다. According to an aspect of the present invention, there is provided a semiconductor device having a resistance element made of a polysilicon film formed on a semiconductor substrate, wherein the resistance element is formed at a resistance portion having a resistance value set to a predetermined value and at an end portion of the resistance portion. A semiconductor device having a contact portion to which a wiring for applying a fixed potential is connected and a heat dissipation portion connected to the contact portion are provided.

본 발명에 따르면, 반도체 기판 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자를, 저항값이 소정의 값으로 설정된 저항부와, 상기 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 상기 컨택트부에 접속된 방열부로 구성하기 때문에, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자(26)를 갖는 반도체 장치를 제공할 수 있다. According to the present invention, there is provided a resistance element comprising a polysilicon film formed on a semiconductor substrate, wherein the contact portion is formed at the end of the resistance portion with a resistance portion having a resistance value set to a predetermined value and connected to a wiring for applying a fixed potential. And a heat radiating portion connected to the contact portion, a semiconductor device having a parasitic capacitance and a resistance element 26 excellent in heat dissipation can be provided.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 구조를 도시한 개략도. 1 is a schematic diagram showing a structure of a semiconductor device according to a first embodiment of the present invention.

도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치를 이용하여 구성되는 차동쌍 회로를 도시하는 회로도. FIG. 2 is a circuit diagram showing a differential pair circuit constructed using the semiconductor device according to the first embodiment of the present invention. FIG.

도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 1). 3 is a cross sectional view of the semiconductor device manufacturing method according to the first embodiment of the present invention (No. 1).

도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 2). FIG. 4 is a cross sectional view of the semiconductor device of the first embodiment of the present invention, showing the method for manufacturing the same. FIG.

도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 3). Fig. 5 is a cross sectional view (No. 3) showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 4). Fig. 6 is a cross sectional view (No. 4) showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 5). Fig. 7 is a cross sectional view (No. 5) showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하 는 공정 단면도(그 6). FIG. 8 is a process sectional view 6 showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. FIG.

도 9는 본 발명의 제2 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도. 9 is a cross-sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.

도 10은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도. 10 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention.

도 11은 본 발명의 제3 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도. 11 is a cross-sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention.

도 12는 본 발명의 제3 실시 형태에 따른 반도체 장치에 의한 기생 용량의 저감 효과를 도시하는 그래프. 12 is a graph showing a reduction effect of parasitic capacitance by a semiconductor device according to a third embodiment of the present invention.

도 13은 본 발명의 제3 실시 형태의 변형예(그 1)에 의한 반도체 장치의 구조를 도시하는 단면도. 13 is a cross-sectional view showing a structure of a semiconductor device according to Modified Example 1 of the third embodiment of the present invention.

도 14는 본 발명의 제3 실시 형태의 변형예(그 2)에 의한 반도체 장치의 구조를 도시하는 단면도. 14 is a cross-sectional view showing a structure of a semiconductor device according to Modified Example 2 of the third embodiment of the present invention.

도 15는 CMOS 트랜지스터 및 폴리실리콘막으로 이루어지는 저항 소자를 갖는 종래의 반도체 장치의 구조를 도시하는 단면도. Fig. 15 is a sectional view showing the structure of a conventional semiconductor device having a resistance element composed of a CMOS transistor and a polysilicon film.

<발명을 실시하기 위한 최량의 형태><Best mode for carrying out the invention>

(제1 실시 형태) (1st embodiment)

본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여 도 1 내지 도 8을 이용하여 설명한다. 도 1은 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 개략도, 도 2는 본 실시 형태에 따른 반도체 장치를 이용하여 구성 되는 차동쌍 회로를 도시하는 회로도, 도 3 내지 도 8은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다. A semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 8. 1 is a schematic diagram showing the structure of a semiconductor device according to the present embodiment, FIG. 2 is a circuit diagram showing a differential pair circuit constructed using the semiconductor device according to the present embodiment, and FIGS. 3 to 8 are views of the present embodiment. It is process sectional drawing which shows the manufacturing method of a semiconductor device.

우선, 본 실시 형태에 따른 반도체 장치의 구조에 대하여 도 1 및 도 2를 이용하여 설명한다. 도 1A는 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도, 도 1B는 본 실시 형태에 따른 반도체 장치에서의 저항 소자의 구조를 도시하는 평면도이다. 도 1A에서의 저항 소자의 단면은, 도 1B에서의 X-X'선 단면에 대응하고 있다. First, the structure of the semiconductor device according to the present embodiment will be described with reference to FIGS. 1 and 2. 1A is a sectional view showing the structure of a semiconductor device according to the present embodiment, and FIG. 1B is a plan view showing the structure of a resistance element in the semiconductor device according to the present embodiment. The cross section of the resistance element in FIG. 1A corresponds to the X-X 'line cross section in FIG. 1B.

도 1A에 도시한 바와 같이, 실리콘 기판(10) 상에는, 소자 영역을 획정하는 소자 분리 절연막(12)이 형성되어 있다. N형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, P웰(14)이 형성되어 있다. P형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, N웰(16)이 형성되어 있다. As shown in FIG. 1A, an element isolation insulating film 12 defining an element region is formed on the silicon substrate 10. The P well 14 is formed in the silicon substrate 10 in the N-type MOS transistor formation region. An N well 16 is formed in the silicon substrate 10 in the P-type MOS transistor formation region.

N형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 상에는, 게이트 절연막(18)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(20n)이 형성되어 있다. 게이트 전극(20n)의 측벽에는, 사이드월 스페이서(22)가 형성되어 있다. 게이트 전극(20n)의 양측의 실리콘 기판(10) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(24n)이 형성되어 있다. 이렇게 해서, N형 MOS 트랜지스터 형성 영역에는, 게이트 전극(22n) 및 소스/드레인 확산층(24n)을 갖는 N형 MOS 트랜지스터가 형성되어 있다. On the silicon substrate 10 in the N-type MOS transistor formation region, a gate electrode 20n made of a polysilicon film is formed via the gate insulating film 18. Sidewall spacers 22 are formed on the sidewall of the gate electrode 20n. In the silicon substrate 10 on both sides of the gate electrode 20n, a source / drain diffusion layer 24n having an extension source / drain structure is formed. In this way, an N-type MOS transistor having a gate electrode 22n and a source / drain diffusion layer 24n is formed in the N-type MOS transistor formation region.

P형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 상에는, 게이트 절연막(18)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(20p)이 형성되어 있 다. 게이트 전극(20p)의 측벽에는, 사이드월 스페이서(22)가 형성되어 있다. 게이트 전극(20p)의 양측의 실리콘 기판(10) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(24p)이 형성되어 있다. 이렇게 해서, P형 MOS 트랜지스터 형성 영역에는, 게이트 전극(22p) 및 소스/드레인 확산층(24p)을 갖는 P형 MOS 트랜지스터가 형성되어 있다. On the silicon substrate 10 in the P-type MOS transistor formation region, a gate electrode 20p made of a polysilicon film is formed via the gate insulating film 18. Sidewall spacers 22 are formed on the sidewall of the gate electrode 20p. In the silicon substrate 10 on both sides of the gate electrode 20p, a source / drain diffusion layer 24p having an extension source / drain structure is formed. In this way, a P-type MOS transistor having a gate electrode 22p and a source / drain diffusion layer 24p is formed in the P-type MOS transistor formation region.

소자 분리 절연막(12) 상의 저항 소자 형성 영역에는, 폴리실리콘막으로 이루어지는 저항 소자(26)가 형성되어 있다. 저항 소자(26)는, 도 1A 및 도 1B에 도시한 바와 같이, 저항부(26a)와, 저항부(26a)의 양 단부에 형성된 컨택트부(26b)와, 한쪽의 컨택트부(26b)에 접속된 방열부(26c)를 갖고 있다. 저항부(26a)는, 사각 형상의 폴리실리콘막으로 이루어지며 불순물이 도입되어 소정의 저항값으로 설정된 저항으로서 기능하는 것이다. 컨택트부(26b)는, 폴리실리콘막에 고농도의 불순물이 도입되어 이루어지며, 컨택트 플러그가 접속되는 것이다. 방열부(26c)는, 저항부(26a) 및 컨택트부(26b)보다 폭이 넓고 또한 면적이 큰 평면 형상을 갖는 폴리실리콘막으로 이루어지는 것이다. 예를 들면, 저항부(26a) 및 그 양단의 컨택트부(26b)는, 도 1B에 도시한 바와 같이, 거의 동일한 폭의 사각 형상의 평면 형상을 갖고, 방열부(26c)는, 저항부(26a) 및 컨택트부(26b)보다 폭이 넓은 사각 형상의 평면 형상을 갖고 있다. 이들 저항부(26a), 컨택트부(26b), 및 방열부(26c)는, 동일한 폴리실리콘막을 패터닝함으로써 일체적으로 형성되어 있다. In the resistance element formation region on the element isolation insulating film 12, a resistance element 26 made of a polysilicon film is formed. As shown in FIGS. 1A and 1B, the resistive element 26 includes a resistor 26a, contact portions 26b formed at both ends of the resistor 26a, and one contact portion 26b. It has the heat radiating part 26c connected. The resistor portion 26a is made of a rectangular polysilicon film and functions as a resistor in which impurities are introduced and set to a predetermined resistance value. The contact portion 26b is formed by introducing a high concentration of impurities into the polysilicon film, to which the contact plug is connected. The heat dissipation portion 26c is made of a polysilicon film having a planar shape that is wider and larger in area than the resistance portion 26a and the contact portion 26b. For example, the resistor portion 26a and the contact portions 26b at both ends thereof have a planar shape having a square shape of substantially the same width as shown in FIG. 1B, and the heat dissipating portion 26c includes a resistor portion ( 26a) and the planar shape of the square shape which is wider than the contact part 26b. These resistor portions 26a, contact portions 26b, and heat dissipation portions 26c are formed integrally by patterning the same polysilicon film.

저항 소자(26)의 저항부(26a) 상에는, 절연막(28)이 형성되어 있다. The insulating film 28 is formed on the resistance part 26a of the resistance element 26.

N형 MOS 트랜지스터, P형 MOS 트랜지스터, 및 저항 소자(26)가 형성된 실리 콘 기판(10) 상에는, 층간 절연막(30)이 형성되어 있다. 층간 절연막(30)에는, 소스/드레인 확산층(24n, 24p)에 각각 전기적으로 접속된 컨택트 플러그(32, 34)와, 게이트 전극(20n, 20p)에 각각 전기적으로 접속된 컨택트 플러그(도시 생략)와, 저항 소자(26)의 저항부(26a) 양단의 컨택트부(26b)에 각각 접속된 컨택트 플러그(36, 38)가 매립되어 있다. An interlayer insulating film 30 is formed on the silicon substrate 10 on which the N-type MOS transistor, the P-type MOS transistor, and the resistance element 26 are formed. The interlayer insulating film 30 includes contact plugs 32 and 34 electrically connected to the source / drain diffusion layers 24n and 24p, respectively, and contact plugs electrically connected to the gate electrodes 20n and 20p, respectively (not shown). And contact plugs 36 and 38 connected to the contact portions 26b at both ends of the resistance portion 26a of the resistance element 26, respectively.

컨택트 플러그(32∼38)가 매립된 층간 절연막(30) 상에는, 컨택트 플러그(32, 34)를 통해 소스/드레인 확산층(24n, 24p)에 각각 전기적으로 접속된 배선층(40, 42)과, 컨택트 플러그를 통해 게이트 전극(20n, 20p)에 각각 전기적으로 접속된 배선층(도시 생략)과, 컨택트 플러그(36, 38)를 통해 저항 소자(26)의 컨택트부(26b)에 각각 전기적으로 접속된 배선층(44, 46)이 형성되어 있다. On the interlayer insulating film 30 in which the contact plugs 32 to 38 are embedded, the wiring layers 40 and 42 electrically connected to the source / drain diffusion layers 24n and 24p through the contact plugs 32 and 34, respectively, A wiring layer (not shown) electrically connected to the gate electrodes 20n and 20p through the plug, respectively, and a wiring layer electrically connected to the contact portion 26b of the resistance element 26 through the contact plugs 36 and 38, respectively. (44, 46) are formed.

이렇게 해서, 본 실시 형태에 따른 반도체 장치가 구성되어 있다. In this way, the semiconductor device which concerns on this embodiment is comprised.

도 2는 본 실시 형태에 따른 반도체 장치를 이용하여 구성되는 회로의 일례인 차동쌍 회로를 도시하는 회로도이다. 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치에 의해 구성되는 CMOS 트랜지스터(48)와 저항 소자(26)가 직렬로 접속된 회로가 병렬로 접속되어 있다. 각각의 저항 소자(26)의 방열부(26c)의 A점은, 고정 전위인 전원 전압(Vdd)에 접속되어 있다. 즉, 방열부(26c)에 접하는 컨택트부(26b)가, 차동쌍 회로에 전원 전압을 인가하는 전원선에 접속되어 있다. 또한, 각각의 저항 소자(26)의 저항부(26a)의 B점에 전기적으로 접속된 CMOS 트랜지스터(48)의 소스/드레인의 한쪽이, 접지 전위선에 접속되어 있다. FIG. 2 is a circuit diagram showing a differential pair circuit which is an example of a circuit constituted using the semiconductor device according to the present embodiment. As shown in the figure, a circuit in which the CMOS transistor 48 and the resistance element 26 connected in series by the semiconductor device according to the present embodiment are connected in parallel. The point A of the heat dissipation portion 26c of each resistance element 26 is connected to a power supply voltage Vdd which is a fixed potential. That is, the contact part 26b which contacts the heat radiating part 26c is connected to the power supply line which applies a power supply voltage to a differential pair circuit. In addition, one of the source / drain of the CMOS transistor 48 electrically connected to the point B of the resistance portion 26a of each resistance element 26 is connected to the ground potential line.

본 실시 형태에 따른 반도체 장치는, 저항 소자(26)에서, 고정 전위를 인가 하는 배선에 접속되는 컨택트부(26b)와 같이 기생 용량의 존재가 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 크고 방열성이 높은 방열부(26c)가 형성되어 있는 것에 주된 특징이 있다. The semiconductor device according to the present embodiment functions as a resistor in a portion of the resistance element 26 in which the presence of parasitic capacitance is not inappropriate in the circuit configuration, such as the contact portion 26b connected to the wiring to which the fixed potential is applied. The main feature is that the heat dissipation portion 26c having a larger area and higher heat dissipation than that of the resistor portion 26a is formed.

이하, 본 실시 형태에 따른 반도체 장치의 특징에 대하여, 도 2에 도시한 바와 같이 차동쌍 회로를 구성한 경우를 예로 들어 구체적으로 설명한다. Hereinafter, the characteristic of the semiconductor device which concerns on this embodiment is demonstrated concretely, taking an example where a differential pair circuit is comprised as shown in FIG.

본 실시 형태에 따른 반도체 장치를 이용하여 차동쌍 회로를 구성한 경우, 도 2에 도시한 바와 같이, 차동쌍 회로에서의 부하 저항인 저항 소자(26)의 A점은 전원 전압에 접속되어 있기 때문에 회로의 동작에 상관없이 전압이 변동되지 않는다. 따라서, A점의 부분에 기생 용량이 존재하고 있었다고 해도, 회로의 동작 시에 전하의 충방전이 행해지지는 않아, 기생 용량의 존재에 기인하는 회로 구성상의 문제점은 없다. In the case where a differential pair circuit is formed using the semiconductor device according to the present embodiment, as shown in Fig. 2, the point A of the resistance element 26, which is a load resistance in the differential pair circuit, is connected to the power supply voltage. The voltage does not change regardless of the operation of. Therefore, even if the parasitic capacitance exists at the point A, charge and discharge of electric charges are not performed at the time of operation of the circuit, and there is no problem in circuit configuration due to the presence of the parasitic capacitance.

따라서, 이러한 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 크고 방열성이 높은 폴리실리콘막으로 이루어지는 방열부(26c)를 형성함으로써, 저항부(26a)에서 발생하는 쥴 열이 방열부(26c)를 통해 효율적으로 실리콘 기판으로 빠져나갈 수 있어, 우수한 방열성을 확보할 수 있다. Therefore, even if such a parasitic capacitance exists, the heat dissipation portion 26c made of a polysilicon film having a large area and high heat dissipation properties is formed in a portion which is not suitable for the circuit configuration, compared to the resistance portion 26a functioning as a resistance. The Joule heat generated in the resistor portion 26a can efficiently escape to the silicon substrate through the heat dissipation portion 26c, thereby ensuring excellent heat dissipation.

한편, 저항 소자(26)의 B점 및 저항부(26a)는, 트랜지스터의 온/오프 동작 등의 회로의 동작에 의해 그 전위가 변동되게 된다. 따라서, 이러한 부분에 기생 용량이 존재하면, 전하의 충방전이 행해져 회로 동작에 지연이 발생하는 등의 회로 구성상의 문제점이 있다. 따라서, 저항부(26a)에 대해서는, 폴리실리콘막의 폭을 좁게 하여 면적을 작게 함으로써, 기생 용량이 가능한 한 저감되도록 설계하면 된다. 여기서, 저항부(26a)에서 발생하는 쥴 열의 방열은 방열부(26c)에 의해 확보되기 때문에, 저항부(26a)의 설계는, 쥴 열의 방열을 확보하는 것에 제약되지 않고, 기생 용량을 저감한다고 하는 관점에서 행할 수 있다. On the other hand, the potential of the point B of the resistance element 26 and the resistance portion 26a is changed by the operation of a circuit such as an on / off operation of the transistor. Therefore, when parasitic capacitance exists in such a part, there exists a problem in circuit structure, such as charge / discharge of electric charges and a delay in circuit operation | movement. Therefore, the resistance portion 26a may be designed such that the parasitic capacitance is reduced as much as possible by narrowing the width of the polysilicon film to reduce the area. Here, since the heat dissipation of Joule heat generated in the resistor unit 26a is ensured by the heat dissipation unit 26c, the design of the resistor unit 26a is not limited to ensuring heat dissipation of the joule heat, and thus the parasitic capacitance is reduced. It can be performed from a viewpoint.

또한, 도 2에서는, 저항 소자(26)의 A점이 차동쌍 회로의 전원 전압에 접속되어 있었지만, 고정 전위이면 전원 전압에 한하지 않고, 예를 들면 접지 전위에 접속되어 있어도 된다. In addition, although the point A of the resistance element 26 was connected to the power supply voltage of a differential pair circuit in FIG. 2, if it is a fixed potential, it is not limited to a power supply voltage but may be connected to ground potential, for example.

상술한 바와 같이, 본 실시 형태에 따른 반도체 장치는, 저항 소자(26)가, 고정 전위를 인가하기 위한 배선에 접속되는 컨택트부(26b)와 같이 기생 용량의 존재가 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 큰 폴리실리콘막으로 이루어지는 방열성이 높은 방열부(26c)를 갖고, 또한, 쥴 열의 방열을 확보하는 것에 제약되지 않고 기생 용량을 저감하는 관점에서 설계된 저항부(26a)를 갖기 때문에, 회로 구성상 부적합한 기생 용량이 작고, 또한 발생하는 쥴 열에 대하여 우수한 방열성을 구비한 저항 소자를 갖는 반도체 장치를 제공할 수 있다. As described above, in the semiconductor device according to the present embodiment, the resistance element 26 is a portion in which the presence of parasitic capacitance is not inappropriate in the circuit configuration, such as the contact portion 26b connected to the wiring for applying the fixed potential. The heat dissipation part 26c which has a high heat dissipation part which consists of a polysilicon film with a large area compared with the resistance part 26a which functions as a resistance, and is not restrict | limited to ensuring heat dissipation of a joule heat, and reduces parasitic capacitance Since it has the resistance part 26a designed from a viewpoint, the semiconductor device which has the resistance element which is inadequate parasitic capacitance in circuit structure, and has excellent heat dissipation with respect to the generated Joule heat can be provided.

다음으로, 본 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 3 내지 도 8을 이용하여 설명한다. Next, the manufacturing method of the semiconductor device which concerns on this embodiment is demonstrated using FIGS.

우선, p형 실리콘 기판(10)에, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 소자 영역을 획정하는 소자 분리 절연막을 형성한다(도 3A를 참조). 여 기서, p형 실리콘 기판(10)의 불순물 농도는, 예를 들면 1×1015∼1×1016/㎤이다. 또한, 도 3 내지 도 8에서는, 중앙의 소자 분리 절연막(12)에 의해 획정된 도면에서 좌측의 소자 영역이 P형 MOS 트랜지스터 형성 영역이고, 도면에서 우측의 소자 영역이 N형 MOS 트랜지스터 형성 영역이다. 또한, 도면에서 우측의 소자 분리 절연막(12) 상이, 저항 소자 형성 영역이다. First, an element isolation insulating film for defining an element region is formed in the p-type silicon substrate 10 by, for example, a shallow trench isolation (STI) method (see FIG. 3A). Here, the impurity concentration of the p-type silicon substrate 10 is 1 × 10 15 to 1 × 10 16 / cm 3, for example. 3 to 8, the element region on the left is a P-type MOS transistor forming region in the drawing defined by the element isolation insulating film 12 in the center, and the element region on the right is an N-type MOS transistor forming region in the drawing. . In addition, the element isolation insulating film 12 on the right side in the drawing is a resistance element formation region.

다음으로, N형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(52)을 형성하고, 이 레지스트막(52)을 마스크로 하는 이온 주입에 의해, N형 MOS 트랜지스터 형성 영역에 P웰(14)을 형성한다(도 3B를 참조). P웰(14)의 형성 종료 후, 마스크로서 이용한 레지스트막(52)을 제거한다. Next, a resist film 52 having an opening for exposing the N-type MOS transistor region is formed, and the P well 14 is formed in the N-type MOS transistor formation region by ion implantation using the resist film 52 as a mask. (See FIG. 3B). After the formation of the P well 14 is completed, the resist film 52 used as a mask is removed.

마찬가지로, P형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(54)을 형성하고, 이 레지스트막(54)을 마스크로 하는 이온 주입에 의해, P형 MOS 트랜지스터 형성 영역에 N웰(16)을 형성한다(도 3C를 참조). N웰(16)의 형성 종료 후, 마스크로서 이용한 레지스트막(54)을 제거한다. Similarly, a resist film 54 having an opening that exposes the P-type MOS transistor region is formed, and the N well 16 is formed in the P-type MOS transistor formation region by ion implantation using the resist film 54 as a mask. Form (see FIG. 3C). After the formation of the N well 16 is completed, the resist film 54 used as a mask is removed.

또한, P웰(14), N웰(16)의 불순물 농도는, 모두 예를 들면 1×1017∼1×1018/㎤이다. In addition, the impurity concentration of the P well 14 and the N well 16 is 1 * 10 <17> -1 * 10 <18> / cm <3>, for example.

다음으로, 예를 들면 열 산화법에 의해, 실리콘 기판(10)의 표면을 열 산화하여, 소자 영역 상에 실리콘 산화막으로 이루어지는 게이트 절연막(18)을 형성한다. 또한, 게이트 절연막(18)은, 실리콘질화산화막, 알루미나막, 고유전율막, 그 밖의 절연막에 의해 형성해도 된다. Next, for example, by thermal oxidation, the surface of the silicon substrate 10 is thermally oxidized to form a gate insulating film 18 made of a silicon oxide film on the element region. The gate insulating film 18 may be formed of a silicon nitride oxide film, an alumina film, a high dielectric constant film, or another insulating film.

다음으로, 전체면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 100㎚의 폴리실리콘막(56)을 형성한다(도 4A를 참조). 여기서, 폴리실리콘막(56)은, 아몰퍼스 실리콘막을 형성하고, 열 처리에 의해 아몰퍼스 실리콘막을 결정화함으로써 형성해도 된다. Next, a polysilicon film 56 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, a CVD method (see FIG. 4A). Here, the polysilicon film 56 may be formed by forming an amorphous silicon film and crystallizing the amorphous silicon film by heat treatment.

다음으로, 포토리소그래피 및 드라이 에칭에 의해, 폴리실리콘막(56)을 패터닝하여, N형 MOS 트랜지스터 형성 영역에 폴리실리콘막(56)으로 이루어지는 게이트 전극(20n)을 형성하고, P형 MOS 트랜지스터 형성 영역에 폴리실리콘막(56)으로 이루어지는 게이트 전극(20p)을 형성하며, 또한, 소자 분리 절연막(12) 상의 저항 소자 형성 영역에 폴리실리콘막(56)으로 이루어지며 방열부(26c)를 갖는 저항 소자(26)를 형성한다(도 4B를 참조). Next, the polysilicon film 56 is patterned by photolithography and dry etching to form a gate electrode 20n made of the polysilicon film 56 in the N-type MOS transistor formation region to form a P-type MOS transistor. A gate electrode 20p made of a polysilicon film 56 is formed in the region, and a resistor made of a polysilicon film 56 in the resistance element formation region on the element isolation insulating film 12 and having a heat dissipation portion 26c. An element 26 is formed (see Fig. 4B).

다음으로, N형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(58)을 형성하고, 이 레지스트막(58) 및 게이트 전극(20n)을 마스크로 하여, N형 MOS 트랜지스터 영역에 예를 들면 비소(As) 이온을 이온 주입하고, 게이트 전극(20n)의 양측의 실리콘 기판(10) 내에, 익스텐션 소스/드레인 구조의 익스텐션 영역으로 되는 불순물 확산 영역(60n)을 형성한다(도 4C를 참조). 불순물 확산 영역(60n)의 형성 종료 후, 마스크로서 이용한 레지스트막(58)을 제거한다. Next, a resist film 58 having an opening that exposes the N-type MOS transistor region is formed, and using, for example, arsenic in the N-type MOS transistor region with the resist film 58 and the gate electrode 20n as a mask. (As) Ions are implanted with ions, and an impurity diffusion region 60n serving as an extension region of an extension source / drain structure is formed in the silicon substrate 10 on both sides of the gate electrode 20n (see Fig. 4C). After the formation of the impurity diffusion region 60n, the resist film 58 used as a mask is removed.

마찬가지로 하여, P형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(62)을 형성하고, 이 레지스트막(62) 및 게이트 전극(20p)을 마스크로 하여, P형 MOS 트랜지스터 영역에 예를 들면 붕소(B) 이온을 이온 주입하고, 게이트 전극(20p)의 양측의 실리콘 기판(10) 내에, 익스텐션 소스/드레인 구조의 익스텐션 영역으로 되는 불순물 확산 영역(60p)을 형성한다(도 5A를 참조). 불순물 확산 영역(60p)의 형성 종료 후, 마스크로서 이용한 레지스트막(62)을 제거한다. Similarly, a resist film 62 having an opening that exposes the P-type MOS transistor region is formed, and for example, boron is used in the P-type MOS transistor region using the resist film 62 and the gate electrode 20p as a mask. (B) Ions are implanted with ions, and an impurity diffusion region 60p serving as an extension region of an extension source / drain structure is formed in the silicon substrate 10 on both sides of the gate electrode 20p (see Fig. 5A). After the formation of the impurity diffusion region 60p, the resist film 62 used as a mask is removed.

다음으로, 저항 소자(26)의 저항부(26a)를 노출시키는 개구부를 갖는 레지스트막(64)을 형성하고, 이 레지스트막(64)을 마스크로 하여, 불순물로서 붕소 이온을 이온 주입하여, 저항부(26a)의 폴리실리콘막에 붕소 이온을 도입한다(도 5B를 참조). 이에 의해, CMOS 트랜지스터와 함께 형성하는 저항 소자(26)의 저항값이 조정된다. 이 때의 저항부(26a)에 도입하는 불순물의 종류나 도우즈량 등의 이온 주입의 조건을 적절하게 설정함으로써, 저항 소자(26)의 저항값을 원하는 값으로 설정할 수 있다. 또한, 저항부(26a)와 컨택트부(26b)를 노출시키는 개구부를 갖는 레지스트막을 마스크로 하여 이온 주입을 행하여, 컨택트부(26b)의 폴리실리콘막에도 불순물을 도입해도 된다. Next, a resist film 64 having an opening that exposes the resistive portion 26a of the resistive element 26 is formed, and using the resist film 64 as a mask, ion implanted with boron ions as an impurity to resist Boron ions are introduced into the polysilicon film in section 26a (see FIG. 5B). As a result, the resistance value of the resistance element 26 formed together with the CMOS transistor is adjusted. The resistance value of the resistance element 26 can be set to a desired value by setting the conditions of ion implantation, such as the kind of impurity which are introduce | transduced into the resistance part 26a, dose amount, etc. appropriately at this time. Further, ion implantation may be performed using a resist film having an opening that exposes the resistance portion 26a and the contact portion 26b as a mask, and impurities may be introduced into the polysilicon film of the contact portion 26b.

다음으로, 전체면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 100㎚의 실리콘 산화막(66)을 형성한다(도 5C를 참조). Next, a silicon oxide film 66 having a thickness of 100 nm, for example, is formed on the entire surface by, for example, CVD (see Fig. 5C).

다음으로, 전체면에, 예를 들면 스핀 코팅법에 의해, 레지스트막(68)을 형성한다. 이 후, 포토리소그래피를 이용하여 레지스트막(68)을 패터닝함으로써, 저항 소자(26)의 저항부(26a) 상의 실리콘 산화막(66)을 피복하도록 레지스트막(68)을 잔존시킨다(도 6A를 참조). Next, a resist film 68 is formed on the entire surface by, for example, a spin coating method. Thereafter, the resist film 68 is patterned using photolithography, so that the resist film 68 remains to cover the silicon oxide film 66 on the resistance portion 26a of the resistance element 26 (see Fig. 6A). ).

다음으로, 예를 들면 RIE법에 의해, 레지스트막(64)을 마스크로 하여, 실리콘 산화막(66)을 이방성 에칭한다. 이에 의해, 게이트 전극(20n, 20p)의 측벽 부분에, 실리콘 산화막(66)으로 이루어지는 사이드월 스페이서(22)가 형성된다. 한 편, 저항 소자(26)의 저항부(26a) 상의 실리콘 산화막(66)은 레지스트막(68)에 의해 마스크되어 있기 때문에, 저항부(26a) 상에는 실리콘 산화막(66)으로 이루어지는 절연막(28)이 잔존하고, 컨택트부(26b) 및 방열부(26c)의 표면이 노출된다(도 6B를 참조). 실리콘 산화막(66)의 이방성 에칭의 종료 후, 에칭 마스크로서 이용한 레지스트막(68)을 제거한다. Next, the silicon oxide film 66 is anisotropically etched using the resist film 64 as a mask, for example, by the RIE method. As a result, sidewall spacers 22 made of silicon oxide film 66 are formed on sidewall portions of the gate electrodes 20n and 20p. On the other hand, since the silicon oxide film 66 on the resistive portion 26a of the resistive element 26 is masked by the resist film 68, the insulating film 28 made of the silicon oxide film 66 on the resistive portion 26a. This surface remains and the surfaces of the contact portion 26b and the heat dissipation portion 26c are exposed (see FIG. 6B). After the anisotropic etching of the silicon oxide film 66 is finished, the resist film 68 used as the etching mask is removed.

다음으로, N형 MOS 트랜지스터 형성 영역을 노출시키는 개구부를 갖는 레지스트막(70)을 형성하고, 이 레지스트막(70), 게이트 전극(20n) 및 사이드월 스페이서(22)를 마스크로 하여, N형 MOS 트랜지스터 형성 영역에 예를 들면 비소 이온을 이온 주입하여, 게이트 전극(20n) 및 사이드월 스페이서(22)의 양측의 실리콘 기판(10) 내에, 고농도의 소스/드레인 불순물 영역(72n)을 형성한다(도 6C를 참조). 소스/드레인 불순물 영역(72n)의 형성 종료 후, 마스크로서 이용한 레지스트막(70)을 제거한다. Next, a resist film 70 having an opening that exposes the N-type MOS transistor formation region is formed, and the resist film 70, the gate electrode 20n, and the sidewall spacer 22 are used as masks. For example, arsenic ions are implanted into the MOS transistor formation region to form a high concentration source / drain impurity region 72n in the silicon substrate 10 on both sides of the gate electrode 20n and the sidewall spacer 22. (See Figure 6C). After the formation of the source / drain impurity region 72n is completed, the resist film 70 used as a mask is removed.

마찬가지로 하여, P형 MOS 트랜지스터 형성 영역을 노출시키는 개구부와 저항 소자(26)의 방열부(26c)를 제외한 영역을 노출시키는 개구부를 갖는 레지스트막(74)을 형성하고, 이 레지스트막(74), 게이트 전극(20p), 사이드월 스페이서(22), 및 저항부(26a) 상의 절연막(28)을 마스크로 하여, P형 MOS 트랜지스터 형성 영역에 예를 들면 불화붕소(BF2) 이온을 이온 주입하여, 게이트 전극(20p) 및 사이드월 스페이서(22)의 양측의 실리콘 기판(10) 내에, 고농도의 소스/드레인 불순물 영역(72p)을 형성한다(도 7A를 참조). 이 때 동시에, 저항 소자(26)의 컨택트부(26b) 에는, 불화붕소 이온이 이온 주입되어, 컨택트부(26b)에 고농도의 불순물이 도입된다. Similarly, a resist film 74 is formed having an opening exposing the P-type MOS transistor formation region and an opening exposing a region other than the heat dissipation portion 26c of the resistance element 26, and the resist film 74, For example, boron fluoride (BF 2 ) ions are ion-implanted into the P-type MOS transistor formation region using the gate electrode 20p, the sidewall spacer 22, and the insulating film 28 on the resistor portion 26a as a mask. In the silicon substrate 10 on both sides of the gate electrode 20p and the sidewall spacer 22, a high concentration source / drain impurity region 72p is formed (see FIG. 7A). At the same time, boron fluoride ions are ion-implanted into the contact portion 26b of the resistance element 26, and a high concentration of impurities are introduced into the contact portion 26b.

소스/드레인 불순물 영역(72p)의 형성 종료 후, 마스크로서 이용한 레지스트막(74)을 제거한다. After the formation of the source / drain impurity region 72p is completed, the resist film 74 used as a mask is removed.

다음으로, 소정의 열 처리를 행하여, 주입한 불순물을 활성화하고, 게이트 전극(20n)의 양측의 실리콘 기판(10) 내에 익스텐션 소스/드레인 구조를 갖는 N형의 소스/드레인 확산층(24n)을 형성하며, 게이트 전극(20p)의 양측의 실리콘 기판(10) 내에 익스텐션 소스/드레인 구조를 갖는 P형의 소스/드레인 확산층(24p)을 형성한다(도 7B를 참조). Next, predetermined heat treatment is performed to activate the implanted impurities to form an N-type source / drain diffusion layer 24n having an extension source / drain structure in the silicon substrate 10 on both sides of the gate electrode 20n. A P-type source / drain diffusion layer 24p having an extension source / drain structure is formed in the silicon substrate 10 on both sides of the gate electrode 20p (see Fig. 7B).

다음으로, 전체면에 예를 들면 CVD법에 의해 예를 들면 막 두께 600㎚의 실리콘 산화막을 퇴적한 후, 예를 들면 CMP법에 의해 이 실리콘 산화막을 평탄화하여, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(30)을 형성한다(도 7C를 참조). Next, a silicon oxide film having a thickness of, for example, 600 nm is deposited on the entire surface, for example, by CVD, and then the silicon oxide film is flattened by, for example, CMP, and the surface is made of a silicon oxide film having a flattened surface. An interlayer insulating film 30 is formed (see Fig. 7C).

다음으로, 포토리소그래피 및 드라이 에칭에 의해 층간 절연막(30)에 컨택트홀을 형성하고 이들을 배리어 메탈 및 텅스텐막 등의 도체막으로 매립하는 것을 적절하게 행함으로써, N형 MOS 트랜지스터의 소스/드레인 확산층(24n)에 전기적으로 접속하는 컨택트 플러그(32)와, P형 MOS 트랜지스터의 소스/드레인 확산층(24p)에 전기적으로 접속하는 컨택트 플러그(34)와, 게이트 전극(20n, 20p)에 각각 전기적으로 접속된 컨택트 플러그(도시 생략)와, 저항 소자(26)의 저항부(26a) 양단의 컨택트부(26b)에 각각 전기적으로 접속하는 컨택트 플러그(36, 38)를 형성한다(도 8A 를 참조). 또한, 컨택트홀의 형성 후, 저항 소자(26)의 컨택트부(26b) 등에 이온 주입을 행하여, 컨택트 플러그와의 컨택트 저항이 저감되도록 해도 된다. Next, by forming contact holes in the interlayer insulating film 30 by photolithography and dry etching, and filling them with a conductive film such as a barrier metal and a tungsten film, the source / drain diffusion layer of the N-type MOS transistor ( A contact plug 32 electrically connected to 24n), a contact plug 34 electrically connected to a source / drain diffusion layer 24p of the P-type MOS transistor, and a gate electrode 20n, 20p, respectively. Contact plugs (not shown) and contact plugs 36 and 38 electrically connected to the contact portions 26b at both ends of the resistance portion 26a of the resistance element 26 are formed (see FIG. 8A). After the formation of the contact hole, ion implantation may be performed on the contact portion 26b of the resistance element 26 to reduce the contact resistance with the contact plug.

다음으로, 전체면에 예를 들면 CVD법에 의해 도체막을 형성한 후에 이것을 패터닝하는 것을 적절하게 행함으로써, 컨택트 플러그(32)를 통해 N형 MOS 트랜지스터의 소스/드레인 확산층(24n)에 전기적으로 접속하는 배선층(40)과, 컨택트 플러그(34)를 통해 P형 MOS 트랜지스터의 소스/드레인 확산층(24p)에 전기적으로 접속하는 배선층(42)과, 컨택트 플러그를 통해 게이트 전극(20n, 20p)에 각각 전기적으로 접속하는 배선층(도시 생략)과, 컨택트 플러그(42)를 통해 저항 소자(26)의 저항부(26a) 양단의 컨택트부(26b)에 각각 전기적으로 접속하는 배선층(44, 46)을 형성한다(도 8B를 참조). Next, the conductive film is formed on the entire surface by, for example, CVD, and then patterned. The conductive film is electrically connected to the source / drain diffusion layer 24n of the N-type MOS transistor through the contact plug 32. The wiring layer 40 to be electrically connected to the source / drain diffusion layer 24p of the P-type MOS transistor via the contact plug 34 and the gate electrodes 20n and 20p through the contact plug, respectively. Wiring layers (not shown) to be electrically connected to each other and wiring layers 44 and 46 electrically connected to the contact portions 26b at both ends of the resistance portion 26a of the resistance element 26 through the contact plugs 42 are formed. (See FIG. 8B).

이렇게 해서, CMOS 트랜지스터를 구성하는 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터와 함께, 폴리실리콘으로 이루어지는 저항 소자를 갖는 본 실시 형태에 따른 반도체 장치가 제조된다. In this way, the semiconductor device according to the present embodiment having the resistance element made of polysilicon is manufactured together with the N-type MOS transistor and the P-type MOS transistor constituting the CMOS transistor.

이와 같이, 본 실시 형태에 따르면, 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 크고 방열성이 높은 방열부(26c)를 저항 소자(26)가 구비하기 때문에, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자(26)를 갖는 반도체 장치를 제공할 수 있다. Thus, according to this embodiment, even if the parasitic capacitance existed, the heat dissipation portion 26c having a larger area and higher heat dissipation resistance than the resistor portion 26a functioning as a resistance is resistance to a portion which is not suitable for the circuit configuration. Since the element 26 is provided, it is possible to provide a semiconductor device having a resistance element 26 having a low parasitic capacitance and excellent heat dissipation.

(제2 실시 형태) (2nd embodiment)

본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여 도 9 및 도 10을 이용하여 설명한다. 도 9는 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도, 도 10은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다. 또한, 제1 실시 형태에 따른 반도체 장치와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다. A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. 9 and 10. 9 is a sectional view showing the structure of a semiconductor device according to the present embodiment, and FIG. 10 is a process sectional view showing the manufacturing method of the semiconductor device according to the present embodiment. In addition, about the component same as the semiconductor device which concerns on 1st Embodiment, the same code | symbol is attached | subjected and description is abbreviate | omitted or simplified.

우선, 본 실시 형태에 따른 반도체 장치의 구조에 대하여 도 9를 이용하여 설명한다. First, the structure of the semiconductor device according to the present embodiment will be described with reference to FIG. 9.

본 실시 형태에 따른 반도체 장치의 기본적 구성은, 제1 실시 형태에 따른 반도체 장치와 거의 마찬가지이다. 본 실시 형태에 따른 반도체 장치는, 저항 소자(26)의 방열부(26c) 아래의 절연막의 막 두께가, 저항부(26a) 아래의 절연막의 막 두께와 비교하여 얇게 되어 있는 점에서, 제1 실시 형태에 따른 반도체 장치와 서로 다르다. The basic configuration of the semiconductor device according to the present embodiment is almost the same as that of the semiconductor device according to the first embodiment. In the semiconductor device according to the present embodiment, the film thickness of the insulating film under the heat dissipation portion 26c of the resistance element 26 is thinner than the film thickness of the insulating film under the resistance portion 26a. It differs from the semiconductor device which concerns on embodiment.

즉, 도 9에 도시한 바와 같이, 저항 소자(26)의 방열부(26c) 아래에는, 저항부(26a)가 형성되어 있는 소자 분리 절연막(12)과 비교하여 막 두께가 얇은 절연막(76)이 형성되어 있다. 막 두께가 얇은 절연막(76)은, 예를 들면 소자 영역 상에 형성된 게이트 절연막이다. That is, as shown in FIG. 9, the insulating film 76 having a thinner film thickness than the element isolation insulating film 12 in which the resistor portion 26a is formed under the heat radiating portion 26c of the resistor element 26. Is formed. The thin film insulating film 76 is, for example, a gate insulating film formed on the element region.

방열부(26c)는, 제1 실시 형태에 따른 반도체 장치와 같이 저항부(26a)와 비교하여 폭이 넓고 또한 면적이 크게 되어 있어도 되고, 혹은, 저항부(26a)와 거의 동일한 폭이어도 되며, 저항부(26a)와 비교하여 면적이 작게 되어 있어도 된다. The heat dissipation part 26c may be wider and larger in area than the resistance part 26a, or may be substantially the same width as the resistance part 26a, as in the semiconductor device according to the first embodiment. The area may be smaller than the resistance portion 26a.

이와 같이, 본 실시 형태에 따른 반도체 장치는, 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에 형성된 방열부(26c) 아래의 절연막 (76)의 막 두께가, 저항부(26a)가 형성되어 있는 소자 분리 절연막(12)의 막 두께와 비교하여 얇게 되어 있는 것에 주된 특징이 있다. As described above, in the semiconductor device according to the present embodiment, even if the parasitic capacitance is present, the film thickness of the insulating film 76 under the heat dissipation portion 26c formed in the portion which is not suitable for the circuit configuration is such that the resistance portion 26a is formed. The main feature is that it is thinner than the film thickness of the element isolation insulating film 12 formed.

얇은 절연막(76) 상에 방열부(26c)가 형성되어 있기 때문에, 방열부(26c)와 실리콘 기판(10) 사이의 거리가 가깝게 되어 있다. 이에 의해, 저항 소자(26)의 저항부(26a)에서 발생한 쥴 열이 방열부(26c)를 통해 효율적으로 실리콘 기판(10)으로 빠져나갈 수 있어, 우수한 방열성을 실현할 수 있다. Since the heat dissipation part 26c is formed on the thin insulating film 76, the distance between the heat dissipation part 26c and the silicon substrate 10 becomes close. As a result, the Joule heat generated in the resistance portion 26a of the resistance element 26 can efficiently escape to the silicon substrate 10 through the heat dissipation portion 26c, thereby achieving excellent heat dissipation.

다음으로, 본 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 10을 이용하여 설명한다. Next, the manufacturing method of the semiconductor device which concerns on this embodiment is demonstrated using FIG.

우선, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 거의 마찬가지로 하여, 소자 분리 절연막(12)을 형성하여 실리콘 기판(10)에 소자 영역을 획정한 후, 실리콘 기판(10) 내에 P웰(14), N웰(16)을 형성한다(도 10A를 참조). First, the device isolation insulating film 12 is formed and the device region is defined on the silicon substrate 10 in almost the same manner as the method of manufacturing the semiconductor device according to the first embodiment, and then the P wells 14 are formed in the silicon substrate 10. ), An N well 16 is formed (see FIG. 10A).

다음으로, 예를 들면 열 산화법에 의해, 실리콘 기판(10)의 표면을 열 산화하여, 소자 영역의 N형 MOS 트랜지스터 형성 영역 및 P형 MOS 트랜지스터 형성 영역 상에 실리콘 산화막으로 이루어지는 게이트 절연막(18)을 형성한다. 이 때, 저항 소자 형성 영역의 소자 영역 상에, 저항 소자(26)의 방열부(26c)가 위에 형성되는 게이트 절연막(18)으로 이루어지는 절연막(76)이 형성된다(도 10B를 참조). 또한, 열 산화에 의한 게이트 절연막(18)의 형성과는 별개로, 저항 소자 영역의 소자 영역 상에 실리콘 산화막, 실리콘 질화산화막 등을 형성하고, 이것을 방열부(26c)가 위에 형성되는 절연막(76)으로 해도 된다. Next, for example, by thermal oxidation, the surface of the silicon substrate 10 is thermally oxidized to form a gate insulating film 18 made of a silicon oxide film on the N-type MOS transistor formation region and the P-type MOS transistor formation region in the element region. To form. At this time, the insulating film 76 which consists of the gate insulating film 18 in which the heat dissipation part 26c of the resistance element 26 is formed is formed in the element region of a resistance element formation area | region (refer FIG. 10B). Apart from the formation of the gate insulating film 18 by thermal oxidation, a silicon oxide film, a silicon nitride oxide film, or the like is formed on the element region of the resistive element region, and this is an insulating film 76 having a heat radiating portion 26c formed thereon. ) May be used.

다음으로, 전체면에 예를 들면 CVD법에 의해 폴리실리콘막을 형성한 후, 이 폴리실리콘막을, 포토리소그래피 및 드라이 에칭에 의해 패터닝하여, N형 MOS 트랜지스터 형성 영역에 폴리실리콘막으로 이루어지는 게이트 전극(20n)을 형성하고, P형 MOS 트랜지스터 형성 영역에 폴리실리콘막으로 이루어지는 게이트 전극(20p)을 형성하며, 또한, 저항 소자 형성 영역의 소자 분리 절연막(12) 및 얇은 절연막(76) 상에 폴리실리콘막으로 이루어지며 방열부(26c)를 갖는 저항 소자(26)를 형성한다(도 10C를 참조). 이 때, 저항 소자(26)의 방열부(26c)가 얇은 절연막(76) 상에 형성되도록 폴리실리콘막을 패터닝한다. Next, after the polysilicon film is formed on the entire surface by, for example, CVD, the polysilicon film is patterned by photolithography and dry etching to form a gate electrode made of a polysilicon film in the N-type MOS transistor formation region. 20n), a gate electrode 20p made of a polysilicon film is formed in the P-type MOS transistor formation region, and further, polysilicon is formed on the element isolation insulating film 12 and the thin insulating film 76 in the resistance element formation region. The resistive element 26 is formed of a film and has a heat dissipation portion 26c (see Fig. 10C). At this time, the polysilicon film is patterned such that the heat dissipation portion 26c of the resistance element 26 is formed on the thin insulating film 76.

이후, 도 4C 및 도 5 내지 도 8에 도시한 제1 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로 하여, 도 9에 도시한 본 실시 형태에 따른 반도체 장치가 제조된다. Thereafter, the semiconductor device according to the present embodiment shown in FIG. 9 is manufactured in the same manner as the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS. 4C and 5 to 8.

이와 같이, 본 실시 형태에 따르면, 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)가 위에 형성된 소자 분리 절연막(12)보다 얇은 절연막(76) 상에 형성된 방열부(26c)를 저항 소자(26)가 구비하기 때문에, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자(26)를 갖는 반도체 장치를 제공할 수 있다. As described above, according to the present embodiment, even if the parasitic capacitance is present, the portion of the insulating film 76 thinner than the element isolation insulating film 12 formed thereon is formed on the portion which is not suitable for the circuit configuration. Since the resistance element 26 includes the heat dissipation portion 26c formed therein, the semiconductor device having the resistance element 26 with low parasitic capacitance and excellent heat dissipation can be provided.

(제3 실시 형태) (Third embodiment)

본 발명의 제3 실시 형태에 따른 반도체 장치에 대하여 도 11을 이용하여 설명한다. 도 11은 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도이다. 또한, 제1 실시 형태에 따른 반도체 장치와 마찬가지의 구성 요소에 대해서는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다. A semiconductor device according to a third embodiment of the present invention will be described with reference to FIG. 11. 11 is a sectional view showing the structure of a semiconductor device according to the present embodiment. In addition, about the component similar to the semiconductor device which concerns on 1st Embodiment, the same code | symbol is attached | subjected and description is abbreviate | omitted or simplified.

본 실시 형태에 따른 반도체 장치의 기본적 구성은, 제1 실시 형태에 따른 반도체 장치와 거의 마찬가지이다. 본 실시 형태에 따른 반도체 장치는, P웰(14) 및 N웰(16)이 형성되어 있는 웰 주입된 실리콘 기판(10)과 비교하여, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)의 불순물 농도가 낮게 되어 있는 점에서, 제1 실시 형태에 따른 반도체 장치와 다르다. The basic configuration of the semiconductor device according to the present embodiment is almost the same as that of the semiconductor device according to the first embodiment. In the semiconductor device according to the present embodiment, the silicon substrate 10 in the region where the resistance element 26 is formed is compared with the well implanted silicon substrate 10 in which the P well 14 and the N well 16 are formed. ) Is different from the semiconductor device according to the first embodiment in that the impurity concentration of?) Is low.

즉, 도 11에 도시한 바와 같이, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)은, 웰 주입이 행해져 있지 않은 비웰 주입부(78)로 되어 있다. That is, as shown in FIG. 11, the silicon substrate 10 in the area | region in which the resistance element 26 was formed is the non-well injection part 78 in which well injection is not performed.

실리콘 기판(10)의 비웰 주입부(78)의 불순물 농도는, 실리콘 기판(10) 자체의 불순물 농도와 동일하다. 일반적으로, 반도체 장치에 이용되는 실리콘 기판에서는, 전형적인 불순물 농도는, 예를 들면 1×1015∼1×1016/㎤이다. 이에 대하여, P웰(14) 및 N웰(16)의 불순물 농도는, 예를 들면 1×1017∼1×1018/㎤로 되어 있어, 비웰 주입부(78)와 비교하여 10∼100배의 불순물 농도로 되어 있다. The impurity concentration of the bewell injection portion 78 of the silicon substrate 10 is equal to the impurity concentration of the silicon substrate 10 itself. Generally, in the silicon substrate used for a semiconductor device, typical impurity concentration is 1 * 10 <15> -1 * 10 <16> / cm <3>, for example. In contrast, the impurity concentrations of the P wells 14 and the N wells 16 are, for example, 1 × 10 17 to 1 × 10 18 / cm 3, and are 10 to 100 times higher than those of the bewell injection unit 78. Impurity concentration of.

이와 같이, 본 실시 형태에 따른 반도체 장치는, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)이, 웰 주입이 행해져 있지 않고, 불순물 농도가 낮은 비웰 주입부(78)로 되어 있는 것에 주된 특징이 있다. 이와 같이, 저항 소자(26)가 형성되는 영역에서의 실리콘 기판(10)에 대해서는 불순물의 도입을 의도적으로 행하지 않고 불순물 농도를 낮게 함으로써, 저항 소자(26) 아래에서는, 실리콘 기판(10)측으로 공핍층이 신장되게 된다. 이 결과, 저항 소자(26)와 실리콘 기판(10) 사이에 발생하는 기생 용량이 저감된다. As described above, in the semiconductor device according to the present embodiment, the silicon substrate 10 in the region where the resistance element 26 is formed is a well-being injection portion and the beewell injection portion 78 having a low impurity concentration. There are main features. As described above, the impurity concentration is lowered without deliberate introduction of impurities to the silicon substrate 10 in the region where the resistance element 26 is formed, so that the silicon element 10 can be disposed below the resistance element 26 toward the silicon substrate 10 side. The pip layer is stretched. As a result, the parasitic capacitance generated between the resistance element 26 and the silicon substrate 10 is reduced.

또한, 웰 주입의 유무에 따라서는 저항 소자(26)와 실리콘 기판(10) 사이의 거리는 변화되지 않는다. 이 때문에, 저항 소자(26)가 형성되는 영역에서의 실리콘 기판(10)에 웰 주입을 행하지 않는 것이, 저항 소자(26)에서 발생하는 쥴 열의 방열에 영향을 미치는 것은 아니다. In addition, the distance between the resistance element 26 and the silicon substrate 10 does not change depending on the presence or absence of well injection. For this reason, not performing well injection into the silicon substrate 10 in the region where the resistance element 26 is formed does not affect the heat dissipation of the Joule heat generated in the resistance element 26.

도 12는 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)에도 웰 주입이 행해져 있는 반도체 장치와, 본 실시 형태에 따른 반도체 장치에 대하여, 저항 소자(26)와 실리콘 기판(10) 사이에 발생하는 기생 용량을 측정한 결과의 일례를 도시하는 그래프이다. 그래프로부터 명백해지는 바와 같이, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)에 웰 주입이 행해져 있지 않은 본 실시 형태에 따른 반도체 장치인 경우가, 웰 주입이 행해져 있는 경우와 비교하여 약 20% 기생 용량이 저감되어 있다. 12 shows a semiconductor device in which well injection is also performed in the silicon substrate 10 in the region where the resistance element 26 is formed, and between the resistance element 26 and the silicon substrate 10 with respect to the semiconductor device according to the present embodiment. It is a graph which shows an example of the result of having measured the parasitic capacitance which arises in the process. As is apparent from the graph, the case of the semiconductor device according to the present embodiment in which the well injection is not performed in the silicon substrate 10 in the region where the resistance element 26 is formed is about as compared with the case where the well injection is performed. 20% parasitic capacity is reduced.

또한, 본 실시 형태에 따른 반도체 장치는, 제1 실시 형태에 따른 반도체 장치의 제조 방법에서, 웰 주입을 행할 때에, 저항 소자 형성 영역을 레지스트막에 의해 마스크함으로써 제조할 수 있다. In the semiconductor device manufacturing method according to the first embodiment, the semiconductor device according to the present embodiment can be manufactured by masking a resistive element formation region with a resist film when performing well injection.

이와 같이, 본 실시 형태에 따르면, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)이, 웰 주입이 행해지지 않고 불순물 농도가 낮은 비웰 주입부(78)로 되어 있기 때문에, 저항 소자(26)에서 발생하는 쥴 열의 방열에 영향을 미치지 않아, 저항 소자(26)와 실리콘 기판(10) 사이에 발생하는 기생 용량을 저감할 수 있다. As described above, according to the present embodiment, since the silicon substrate 10 in the region where the resistance element 26 is formed is a non-well injection portion 78 where the well concentration is not performed and the impurity concentration is low, the resistance element ( The parasitic capacitance generated between the resistor element 26 and the silicon substrate 10 can be reduced by not affecting the heat dissipation of the Joule heat generated at 26).

(변형예)(Variation)

본 실시 형태에서는, 제1 실시 형태에 따른 반도체 장치에서, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)을, 웰 주입을 행하지 않고 불순물 농도를 낮게 한 비웰 주입부(78)로 하는 경우에 대해 설명하였지만, 이에 한정되는 것은 아니다. In this embodiment, in the semiconductor device according to the first embodiment, the silicon substrate 10 in the region where the resistance element 26 is formed is a bewell injection portion 78 in which the impurity concentration is lowered without performing well injection. Although the case has been described, it is not limited thereto.

예를 들면, 도 13에 도시한 바와 같이, 얇은 절연막(76) 상에 저항 소자(26)의 방열부(26c)가 형성되어 있는 제2 실시 형태에 따른 반도체 장치에서, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)을 비웰 주입부(78)로 해도 된다. For example, as shown in FIG. 13, in the semiconductor device according to the second embodiment in which the heat dissipation portion 26c of the resistance element 26 is formed on the thin insulating film 76, the resistance element 26 is formed. The silicon substrate 10 in the formed region may be the bewell injection portion 78.

또한, 도 14에 도시한 바와 같이, 방열부(26c)를 갖지 않는 저항 소자(80)를 갖는 반도체 장치에서, 저항 소자(80)가 형성된 영역에서의 실리콘 기판(10)을 비웰 주입부(78)로 해도 된다. In addition, as shown in FIG. 14, in the semiconductor device having the resistive element 80 having no heat dissipating portion 26c, the silicon substrate 10 in the region where the resistive element 80 is formed is placed on the bewell injection portion 78. ) May be used.

상기의 도 13 및 도 14에 도시한 경우에도, 비웰 주입부(78)의 존재에 의해, 저항 소자(26) 아래에서는 실리콘 기판(10)측으로 공핍층이 신장되게 되어, 저항 소자(26, 80)에서 발생하는 쥴 열의 방열에 영향을 미치지 않아, 저항 소자(26, 80)와 실리콘 기판(10) 사이에 발생하는 기생 용량을 저감할 수 있다. 13 and 14, the depletion layer extends toward the silicon substrate 10 under the resistive element 26 due to the presence of the bewell injection portion 78, and thus the resistive elements 26 and 80. Note that the parasitic capacitance generated between the resistor elements 26 and 80 and the silicon substrate 10 can be reduced without affecting the heat dissipation of the Joule heat generated in the &lt; RTI ID = 0.0 &gt;

(변형 실시 형태) (Modification embodiment)

본 발명은 상기 실시 형태에 한하지 않고 다양한 변형이 가능하다. The present invention is not limited to the above embodiments, and various modifications are possible.

예를 들면, 상기 실시 형태에서는, N형 MOS 트랜지스터와 P형 MOS 트랜지스터와 함께 저항 소자(26)를 형성하는 경우를 예로 들어 설명하였지만, 저항 소자(26)와 함께 형성하는 반도체 소자는, 이들에 한정되는 것은 아니다. For example, in the above embodiment, the case where the resistive element 26 is formed together with the N-type MOS transistor and the P-type MOS transistor has been described as an example. It is not limited.

또한, 상기 실시 형태에서는, 소자 분리 절연막(12) 등의 상에 저항 소자 (26)를 형성하는 경우를 예로 들어 설명하였지만, 소자 분리 절연막(12) 등에 한하지 않고, 다양한 절연막 상에 저항 소자를 형성할 수 있다. In the above embodiment, the case where the resistive element 26 is formed on the element isolation insulating film 12 or the like has been described as an example. However, the resistive element is not limited to the element isolation insulating film 12 or the like. Can be formed.

또한, 상기 실시 형태에서는, 차동쌍 회로를 구성하는 경우를 예로 들어 설명하였지만, 본 발명에 따른 반도체 장치를 이용하여 구성하는 회로는, 차동쌍 회로에 한정되는 것은 아니다. In addition, although the case where a differential pair circuit is comprised was demonstrated in the said embodiment as an example, the circuit comprised using the semiconductor device which concerns on this invention is not limited to a differential pair circuit.

또한, 상기 실시 형태에서는, 저항 소자(26)가, 저항부(26a) 양단에 형성된 한쪽의 컨택트부(26b)에 방열부(26c)를 갖는 경우를 예로 들어 설명하였지만, 저항 소자(26)가 이용되는 회로 구성 등에 따라, 저항 소자(26)가, 저항부(26a) 양단에 형성된 컨택트부(26b)의 각각에 방열부(26c)를 갖고 있어도 된다. In addition, in the said embodiment, although the case where the resistance element 26 has the heat dissipation part 26c in the one contact part 26b formed in the both ends of the resistance part 26a was demonstrated as an example, the resistance element 26 is Depending on the circuit configuration used or the like, the resistance element 26 may have a heat dissipation portion 26c on each of the contact portions 26b formed at both ends of the resistance portion 26a.

또한, 상기 실시 형태에서는, 차동쌍 회로에서, 방열부(26c)가 접하는 컨택트부(26b)가, 전원 전압을 인가하는 전원선에 접속되는 경우를 예로 들어 설명하였지만, 방열부(26c)가 접속되는 것은 전원선에 한정되는 것이 아니라, 예를 들면 접지 전위선 등의 고정 전위를 인가하는 배선이면 된다. In the above embodiment, the case where the contact portion 26b in contact with the heat dissipation portion 26c in the differential pair circuit is connected to a power supply line applying a power supply voltage has been described as an example, but the heat dissipation portion 26c is connected. It is not limited to a power supply line, For example, what is necessary is just a wiring which applies a fixed potential, such as a ground potential line.

또한, 상기 실시 형태에서는, 소스/드레인 확산층, 게이트 전극, 및 저항 소자의 컨택트부에 컨택트 플러그를 직접 접속하는 경우를 예로 들어 설명하였지만, 이들 표면에 살리사이드 프로세스에 의해 CoSi2막 등의 실리사이드막을 형성하고 나서 컨택트 플러그를 접속해도 된다. 이에 의해, 컨택트 저항을 더욱 저감할 수 있다. In the above embodiment, the case where the contact plug is directly connected to the contact portions of the source / drain diffusion layer, the gate electrode, and the resistive element has been described as an example. However, silicide films such as a CoSi 2 film are formed on these surfaces by a salicide process. You may connect a contact plug after forming. As a result, the contact resistance can be further reduced.

본 발명은, 반도체 기판 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자를, 저항값이 소정의 값으로 설정된 저항부와, 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 컨택트부에 접속된 방열부에 의해 구성함으로써, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자를 실현하기 때문에, 반도체 장치의 동작 속도 및 신뢰성의 향상에 유용하다. The present invention relates to a resistance element comprising a polysilicon film formed on a semiconductor substrate, a resistance portion having a resistance value set to a predetermined value, a contact portion formed at an end of the resistance portion, and to which wiring for applying a fixed potential is connected; It is useful for improving the operating speed and the reliability of the semiconductor device because the resistive element having a low parasitic capacitance and excellent heat dissipation is realized by the heat dissipating portion connected to the contact portion.

Claims (12)

반도체 기판 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치로서, A semiconductor device having a resistance element made of a polysilicon film formed on a semiconductor substrate, 상기 저항 소자는, 저항값이 소정의 값으로 설정된 저항부와, 상기 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 상기 컨택트부에 접속된 방열부를 갖는 것을 특징으로 하는 반도체 장치. The resistance element has a resistance portion having a resistance value set to a predetermined value, a contact portion formed at an end of the resistance portion, to which a wiring for applying a fixed potential is connected, and a heat dissipation portion connected to the contact portion. Semiconductor device. 제1항에 있어서, The method of claim 1, 상기 저항 소자는, 차동쌍 회로에서의 부하 저항이며, The resistance element is a load resistance in the differential pair circuit, 상기 컨택트부는, 상기 차동쌍 회로에 전원 전압을 인가하는 전원선 또는 접지 전위선에 접속되어 있는 것을 특징으로 하는 반도체 장치. And said contact portion is connected to a power supply line or a ground potential line for applying a power supply voltage to said differential pair circuit. 제1항 또는 제2항에 있어서, The method according to claim 1 or 2, 상기 반도체 기판과 상기 저항 소자 사이에 형성된 절연막을 더 갖는 것을 특징으로 하는 반도체 장치. And an insulating film formed between the semiconductor substrate and the resistance element. 제3항에 있어서, The method of claim 3, 상기 절연막은, 상기 반도체 기판과 상기 저항부 사이에 형성된 제1 절연막과, 상기 반도체 기판과 상기 방열부 사이에 형성되며, 상기 제1 절연막보다 막 두 께가 얇은 제2 절연막을 갖는 것을 특징으로 하는 반도체 장치. The insulating film has a first insulating film formed between the semiconductor substrate and the resistor portion, and a second insulating film formed between the semiconductor substrate and the heat radiating portion and having a thinner film thickness than the first insulating film. Semiconductor device. 제4항에 있어서, The method of claim 4, wherein 상기 제1 절연막은, 상기 반도체 기판에 소자 영역을 획정하는 소자 분리 절연막이며, The first insulating film is an element isolation insulating film defining an element region on the semiconductor substrate, 상기 제2 절연막은, 상기 소자 영역 상에 형성된 절연막인 것을 특징으로 하는 반도체 장치. The second insulating film is an insulating film formed on the element region. 제1항 내지 제5항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 5, 상기 저항 소자가 형성된 영역에서의 상기 반도체 기판의 불순물 농도는, 1×1015∼1×1016/㎤인 것을 특징으로 하는 반도체 장치. The impurity concentration of the semiconductor substrate in the region where the resistance element is formed is 1 × 10 15 to 1 × 10 16 / cm 3. 제1항 내지 제6항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 6, 상기 방열부의 불순물 농도는, 상기 저항부의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치. The impurity concentration of the said heat radiating part is lower than the impurity concentration of the said resistance part, The semiconductor device characterized by the above-mentioned. 제1항 내지 제7항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 7, 상기 방열부는, 상기 저항부보다 면적이 넓은 것을 특징으로 하는 반도체 장치. The said heat radiating part is a semiconductor device characterized by the area larger than the said resistance part. 제1항 내지 제8항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 8, 상기 방열부는, 상기 저항부 및 상기 컨택트부보다 폭이 넓은 것을 특징으로 하는 반도체 장치. And the heat radiating portion is wider than the resistance portion and the contact portion. 제9항에 있어서, The method of claim 9, 상기 저항부 및 상기 컨택트부는, 거의 동일한 폭을 갖는 것을 특징으로 하는 반도체 장치. And the resistor portion and the contact portion have substantially the same width. 제9항 또는 제10항에 있어서, The method of claim 9 or 10, 상기 방열부는, 사각 형상의 평면 형상을 갖는 것을 특징으로 하는 반도체 장치. The heat dissipation unit has a planar shape having a rectangular shape. 제1항 내지 제11항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 11, 상기 반도체 기판 상에 게이트 절연막을 개재하여 형성되며, 상기 저항 소자를 구성하는 상기 폴리실리콘막과 동층의 폴리실리콘막을 포함하는 게이트 전극을 더 갖는 것을 특징으로 하는 반도체 장치. And a gate electrode formed on said semiconductor substrate via a gate insulating film, said gate electrode including said polysilicon film constituting said resistance element and a polysilicon film of the same layer.
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