KR20060025883A - 유기전계 발광소자 및 그 제조 방법 - Google Patents

유기전계 발광소자 및 그 제조 방법 Download PDF

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KR20060025883A
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Abstract

본 발명은 고개구율을 위한 유기전계 발광소자에 관한 것으로서, 상기 스토리지부의 절연막 두께를 줄여 단차를 감소시키고 애노드 전극을 상기 유기전계 발광소자의 스토리지부까지 형성함으로 인해 개구율을 높이고 크로스토크를 포함하는 공정 불량을 개선하기 위한 기술이다.

Description

유기전계 발광소자 및 그 제조 방법{Organic electro luminescence and method for fabricating of the same}
도 1은 종래에 따른 유기전계 발광소자를 개략적으로 도시한 단면도이다.
도 2a 내지 도 3e는 본 발명의 제 1실시 예에 따른 유기전계 발광소자의 제조 공정을 개략적으로 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명의 제 2실시 예에 따른 유기전계 발광소자의 제조 공정을 개략적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
A : 박막트랜지스터부 B : 스토리지부
10, 200 : 절연 기판 20, 210 : 버퍼층
30 : 하부 전극 40 : 반도체층
220 : 제 1반도체층 패턴 230 : 제 2반도체층 패턴
50, 240 : 게이트 절연막 60 : 게이트 전극
250 : 제 1금속막 패턴 70, 260 : 층간 절연막
270 : 트랜치 80, 290 : 콘텍홀
280 : 제 2금속막 패턴 90 : 상부 전극
100, 300 : 소스/드레인 전극 110, 310 : 패시베이션막
120, 320 : 비어홀 130 : 애노드 전극
330 : 제 1전극 140, 340 : 화소 정의막
150, 350 : 유기막 160 : 캐소드 전극
360 : 제 2전극 1 : 개구부
본 발명은 유기전계 발광소자 및 그 제조 방법에 관한 것으로서, 고개구율을 향상시키고 공정 불량을 감소시키는 유기전계 발광소자 및 그 제조 방법에 관한 것이다.
통상, 평판표시소자(Flat Panel Display Device) 중에서 유기전계 발광소자(Organic Electro Luminescence Device)는 자발광이며, 시야각이 넓고, 응답 속도(Response Velocity)가 빠르고, 얇은 두께와 낮은 제작비용 및 높은 콘트라스트(Contrast) 등의 특성을 나타냄으로써 향후 차세대 평탄표시소자로 주목받고 있다.
일반적으로, 유기전계 발광소자는 애노드 전극과 캐소드 전극 사이에 유기발광층을 포함하는 유기막이 있어 애노드 전극으로부터 공급받는 홀과 캐소드 전극으로부터 공급하는 전자가 상기 유기발광층 내에서 결합하여 빛을 발광하게 된다.
또한, 유기전계 발광소자는 매트릭스 형태로 배치된 N*M 개의 화소들을 구동방식에 따라 수동 매트릭스(Passive Matrix)방식과 능동 매트릭스(Active Matrix)방식으로 나뉘는데, 수동 매트릭스 방식은 그 표시 영역이 애노드 전극과 캐소드 전극에 의하여 단순히 매트릭스 형태의 소자로 구성되어 있어, 제조가 용이하지만 해상도, 구동전압 상승, 재료의 수명저하 등의 문제점으로 인해 저해상도 및 소형 디스플레이의 응용분야로는 한계가 있다. 반면 능동 매트릭스 방식은 표시 영역이 각 화소마다 박막트랜지스터를 장착하여 화소수와 상관없이 일정한 전류를 공급함에 따라 휘도가 안정적이고 전력소모가 적으며, 고해상도 및 대형디스플레이의 적용에 유리한 장점이 있다.
또한, 유기전계 발광소자는 상기 유기발광층으로부터 발생된 광(光)이 방출하는 방향에 따라 배면과 전면 발광형으로 나뉠 수 있는데, 우선 배면 발광형은 형성된 기판측으로 광이 방출되는 것으로 상기 유기 발광층 상부에 반사전극이 형성되고 상기 유기 발광층 하부에는 투명전극이 형성된다.
여기서, 유기전계 발광소자가 능동 매트릭스 방식을 채택할 경우에 박막트랜지스터가 형성된 부분은 광이 투과하지 못하게 되므로 빛이 나올 수 있는 면적이 줄어들 수 있다. 이와 다르게, 전면 발광형은 상기 유기 발광층 상부에 투명전극이 형성되고 상기 유기 발광층 하부에는 반사전극이 형성됨으로써, 광이 기판측의 반대 방향으로 방출되므로 빛이 투과하는 면적이 넓어져 휘도가 향상된다.
도 1은 종래의 유기전계 발광소자의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 유기전계 발광소자는 절연 기판(10) 상부에 불순물 유출을 막기 위해 실리콘 산화막(Si02), 실리콘 질화막(SiNx) 및 실리콘 산화막/실리콘 질화막(SiO2/SiNx)의 적층막 중에 적어도 하나를 선택하여 버퍼층(20)을 형성하고, 상기 버퍼층(20) 상에 트랜지스터의 소정 위치에 비정질 실리콘막을 도포한 후 결정화시킨 다음, 패터닝하여 폴리 실리콘막을 형성한다.
이 후, 상기 폴리 실리콘막과 버퍼층(20) 상부에 게이트 절연막(50)을 형성하고 상기 게이트 절연막(50) 상에 박막트랜지스터부(A)에 폴리 실리콘막의 채널 영역과 대응되는 부분에 게이트 전극 물질을 증착하고 패터닝하여 게이트 전극(60)을 형성하고 스토리지부(B)는 상기 게이트 절연막(50) 상의 소정 위치에 하부 전극(30)을 형성한 다음, 상기 박막트랜지스터부(A)의 폴리 실리콘막을 이온 도핑하여 채널 영역을 포함한 소스 영역, 드레인 영역으로 구성된 반도체층(40)을 형성한다.
이 후, 상기 박막트랜지스터부(A)에 게이트 전극(60)과 스토리지부(B)에 하부 전극(30) 및 게이트 절연막(50) 상부에 층간 절연막(70)을 기판 전면에 형성하고, 사진식각을 통해 박막트랜지스터부(A)에 상기 게이트 절연막(50)과 층간 절연막(70)을 관통시켜 상기 반도체층(40)의 소스 영역과 드레인 영역의 소정 부분이 노출되도록 콘택홀(80)을 형성한다.
이 후, 상기 콘택홀(80)을 통하여 층간 절연막(70) 상부와 반도체층(40)의 소스/드레인 영역과 각각 연결되어지도록 소스/드레인 전극 물질을 적층한 후, 도핑 허용하여 소스/드레인 전극(100)을 형성한다. 또한, 상기 스토리지부(B)는 층간 절연막(70) 상부에 캐패시터의 하부 전극(30)과 대응하여 소스/드레인 전극 물질로 캐패시터의 상부 전극(90)을 형성한다.
이 후, 상기 스토리지부(B)의 상부 전극(90), 박막트랜지스터부(A)의 소스/드레인 전극(100)과 층간 절연막(70)의 상부 전면에 걸쳐 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 및 실리콘 산화막/실리콘 질화막(SiO2/SiNx)의 적층막 중에 하나를 선택하여 무기막인 패시베이션막(110)을 형성한다.
이 후, 상기 패시베이션막(110) 상부에 트랜지스터(B)의 소스/드레인 전극(100) 중 하나을 노출시키는 비아홀(120)을 형성하고 상기 비어홀(120)이 생성된 기판상에 제 1전극인 애노드 전극(130)을 형성하고 패터닝한다.
상기 애노드 전극(130)을 포함하는 기판 전면에 화소 분리층으로 사용되는 회소 정의막(140)을 도포하고 패터닝하여 상기 애노드 전극(140)의 상부 표면의 일부가 노출되도록 개구부(1)를 형성한 다음, 상기 개구부(1)내에 노출된 상기 애노드 전극(140) 상부에 유기 발광층을 포함하는 유기막(150)과 제 2전극인 캐소드 전극(160)을 형성한다.
상기한 바와 같은 구조를 갖는 종래의 유기전계 발광소자의 제조 방법과 이에 따른 문제점은 다음과 같다.
상기 유기전계 발광소자에서 요구되는 게이트 절연막(SiO2 혹은 SiNx : 40)두께는 보통 1000Å이상 유지되므로, 적정 캐패시터값을 만족하기 위하여 상기 스토리지부에 상부 전극의 면적을 증가시켜야 함에 따라, 단차 발생으로 인한 고개구율을 실현할 수 없는 문제점이 있다.
즉, 이와 같은 문제점을 보완하여 고개구율을 실현하기 위해서는 상기 스토 리지부의 절연 두께를 감소시켜 단차를 줄이고, 캐패시터값을 증가시켜 크로스토크로 인한 공정 불량을 없도록 하는 실행 과제를 겪어야 한다.
본 발명의 목적은 유기전계 발광소자에서 스토리지부의 캐패시터값을 증가시키는 구조를 제공하는데 있다.
본 발명의 다른 목적은 유기전계 발광소자에서 스토리지부의 절연막 두께를 줄여 고개구율을 제공하는데 있다.
본 발명의 또 다른 목적은 유기전계 발광소자에서 애노드 전극과 스토리지부에서 발생되는 크로스 토크로 인한 공정 불량이 없도록 하는 것을 제공하는데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 제 1실시예에 따른 유기전계 발광소자의 구조는
박막트랜지스터부와 스토리지부를 구비한 기판과;
상기 박막트랜지스터부에 형성하는 제 1반도체층 패턴과 상기 스토리지부에 형성하는 제 2반도체층 패턴과;
상기 기판 전면에 걸쳐 형성하고 상기 제 2반도체층 패턴 상부에 트랜치를 구비하는 게이트 절연막과;
상기 박막트랜지스터부에 형성하고 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 형성하는 제 1금속막 패턴과;
상기 스토리지부에 형성하고 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 형성하는 제 2금속막 패턴과;
상기 기판 전면에 형성하는 층간 절연막과;
상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 형성되는 소스/드레인 전극과;
상기 기판 전면에 걸쳐 형성하는 패시베이션막과;
상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결하고 패터닝시켜 형성하는 제 1전극과;
상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 것을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 제 1실시예에 따른 유기전계 발광소자의 제조 방법은
박막트랜지스터부와 스토리지부를 구비한 기판을 형성하는 단계와;
상기 박막트랜지스터부에는 제 1반도체층 패턴과 상기 스토리지부에는 제 2반도체층 패턴을 형성하는 단계와;
상기 기판과 상기 제 2반도체층 패턴 상부에 트랜치를 구비하는 게이트 절연막을 형성하는 단계와;
상기 박막트랜지스터부와 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 제 1금속막 패턴을 형성하는 단계와;
상기 스토리지부와 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 제 2금속막 패턴을 형성하는 단계와;
상기 기판 전면에 층간 절연막을 형성하는 단계와;
상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 소스/드레인 전극을 형성하는 단계와;
상기 기판 전면에 걸쳐 패시베이션막을 형성하는 단계와;
상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결한 제 1전극을 패터닝시켜 형성하는 단계와;
상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 단계를 포함하는 제조 방법인 것을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 제 2실시예에 따른 유기전계 발광소자의 구조는
박막트랜지스터부와 스토리지부를 구비한 기판과;
상기 박막트랜지스터부에 형성하는 제 1반도체층 패턴과 상기 스토리지부에 형성하는 제 2반도체층 패턴과;
상기 기판 전면에 걸쳐 형성되는 상기 제 2반도체층 패턴 상부에 트랜치를 구비하는 게이트 절연막과;
상기 박막트랜지스터부에 형성하고 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 형성하는 제 1금속막 패턴과;
상기 제 2반도체층 패턴 상부를 제외한 기판 전면에 형성하는 층간 절연막과;
상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 형성하는 소스/드레인 전극과;
상기 스토리지부에 형성하고 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 형성하는 제 2금속막 패턴과;
상기 기판 전면에 걸쳐 형성하는 패시베이션막과;
상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결하고 패터닝시켜 형성하는 제 1전극과;
상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 것을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 제 2실시예에 따른 유기전계 발광소자의 제조 방법은
박막트랜지스터부와 스토리지부를 구비한 기판을 형성하는 단계와;
상기 박막트랜지스터부에는 제 1반도체층 패턴과 상기 스토리지부에는 제 2반도체층 패턴을 형성하는 단계와;
상기 기판에 게이트 절연막을 형성하는 단계와;
상기 박막트랜지스터부와 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 제 1금속막 패턴을 형성하는 단계와;
상기 제 2반도체층 패턴 상부를 제외한 기판 전면에 층간 절연막을 형성하는 단계와;
상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 소스/드레인 전극을 형성하는 단계와;
상기 게이트 절연막 상부에 트랜치를 형성하는 단계와;
상기 스토리지부와 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 제 2금속막 패턴을 형성하는 단계와;
상기 기판 전면에 걸쳐 패시베이션막을 형성하는 단계와;
상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결한 제 1전극을 패터닝시켜 형성하는 단계와;
상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 단계를 포함하는 제조 방법인 것을 특징으로 한다.
이하, 본 발명의 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 제 1실시예에 따른 유기전계 발광소자의 제조 공정을 순서적으로 도시한 단면도이다.
먼저, 도 2a에서 보는 바와 같이 상기 유기전계 발광소자는 박막트랜지스터부(A), 스토리지부(B)를 구비하고 있으며, 유리나 합성 수지 등으로 이루어진 절연 기판(200)과 상기 기판(200) 상부로부터 유출되는 불순물을 막아 주기 위해 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 및 실리콘 산화막/질화막(SiO2/SiNx)의 적층막 중에 하나를 선택하여 버퍼층(210)을 형성한다.
상기 버퍼층(210)은 반드시 형성되어야 하는 것은 아니며, 선택적으로 형성 하는 것이 바람직하다.
상기 버퍼층(210) 상에 비정질 실리콘막을 도포하고 결정화시켜 형성된 폴리 실리콘막을 상기 박막트랜지스터부(A), 스토리지부(B)에 구비되도록 패터닝하고 상기 구비된 폴리 실리콘막을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막(240)을 형성한다.
다음, 도 2b에서 보는 바와 같이 상기 게이트 절연막(240) 상부에 상기 박막트랜지스터부(A)에 정의된 폴리 실리콘막의 채널 영역과 대응되도록 게이트 전극 물질을 증착 및 패터닝하여 제 1금속막 패턴(250)을 형성하고 상기 제 1금속막 패턴(250)을 마스크로 하여 상기 박막트랜지스터부(A)의 폴리 실리콘막을 이온 도핑함으로써, 소스 영역, 드레인 영역을 정의하고 채널 영역을 포함하는 제 1반도체층 패턴(220)을 형성하고 상기 스토리지부(B)에 구비된 폴리 실리콘막이 캐패시터의 하부 전극이 되는 제 2반도체층 패턴(230)을 형성한다.
또한, 상기 스토리지부(B)에 캐패시터의 상부 전극을 형성하기 위하여 상기 게이트 절연막(240)의 전체 두께인 900Å 내지 1100Å을 1/2인 450Å 내지 550Å으로 식각하여 트랜치(270)를 형성하고 상기 스토리지부(B)의 트랜치(270)를 구비한 게이트 절연막(240) 상부에 제 2반도체층 패턴(230)과 대응되도록 게이트 전극 물질을 500Å내지 1000Å의 두께로 증착하여 캐패시터의 상부 전극이 되는 제 2금속막 패턴(280)을 형성한다.
여기서, 게이트 절연막(240) 상부에 트랜치(270)를 형성하여 캐패시터의 상,하부 전극 사이에 간격을 줄임으로써 캐패시터의 용량을 증가시키고 표면적을 줄일 수 있다. 상기 트랜치(270)는 건식식각 방법에 의하여 형성할 수 있다.
또한, 상기 게이트 전극 물질은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 은 합금(Ag alloy)를 포함하는 적어도 하나 이상의 금속으로 이루어진다.
다음, 도 2c에서 보는 바와 같이 상기 기판 전면에 걸쳐 층간 절연막(260)을 형성하고 상기 층간 절연막(260)과 게이트 절연막(240)을 관통시켜, 상기 제 1반도체층 패턴(220)의 소스 영역과 드레인 영역의 소정 부분이 노출되도록 콘텍홀(290)을 형성하고 상기 박막트랜지스터부(A)의 콘텍홀(290)을 통하여 상기 층간 절연막(260) 상부와 제 1반도체층 패턴(220)의 소스/드레인 영역이 각각 연결되도록 소스/드레인 전극 물질을 증착하고 패터닝하여 소스/드레인 전극(300)을 형성한다.
다음, 도 2d에서 보는 바와 같이 상기 박막트랜지스터부(A)와 스토리지부(B)를 포함하는 기판 전면에 걸쳐 패시베이션막(310)을 15000Å의 두께로 형성하고, 상기 박막트랜지스터부(A)의 소스/드레인 전극(300) 중에 어느 한 전극이 노출되도록 페시베이션막(310)을 식각하여 비어홀(320)을 형성한다.
여기서 상기 패시베이션막(310)으로는 무기 절연막을 사용하며 SiO2, SiNx 또는 이들의 적층막을 사용할 수 있다.
다음, 도 2e에서 보는 바와 같이 상기 비어홀(320)을 통하여 상기 박막트랜지스터부(A)의 소스/드레인 전극(300) 중에 어느 하나의 전극과 연결되도록 기판 전면에 걸쳐 제 1전극(330)을 형성하고 패터닝하여 상기 박막트랜지스터부(A)와 스토리지부(B)의 적어도 일부분에 형성한다.
다음, 상기 제 1전극(330)이 형성된 기판 전면에 걸쳐 화소 분리층으로 사용되는 화소 정의막(340)을 도포한 후, 패터닝하여 상기 제 1전극(330)의 상부 표면의 일부가 노출되도록 개구부(1)를 형성하고 상기 개구부(1) 내에 노출된 상기 제 1전극(330) 상부에 유기 발광층을 포함하는 유기막(350)과 제 2전극(360)을 형성한다.
여기서, 상기 화소정의막(340)은 아크릴계 수지, 벤조사이클로부텐(BCB) 및 폴리이미드(PI)로 이루어진 군에서 선택되는 하나의 물질로 이루어진다.
또한, 상기 제 1전극이 애노드 전극인 경우 제 2전극은 캐소드 전극이며 반대로 상기 제 1전극이 캐소드 전극인 경우 제 2전극은 애노드 전극이 된다.
도 3a 내지 도 3e는 본 발명의 제 2실시예에 따른 유기전계 발광소자의 제조 공정을 순서적으로 도시한 단면도이다.
먼저, 도 3a에서 보는 바와 같이 상기 유기전계 발광소자는 박막트랜지스터부(A), 스토리지부(B)를 구비하고 있으며, 유리나 합성 수지 등으로 이루어진 절연 기판(200)과 상기 기판(200) 상부로부터 유출되는 불순물을 막아 주기 위해 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 및 실리콘 산화막/질화막(SiO2/SiNx)의 적층막 중에 하나를 선택하여 버퍼층(210)을 형성한다.
상기 버퍼층(210)은 반드시 형성되어야 하는 것은 아니며, 선택적으로 형성하는 것이 바람직하다.
다음, 상기 버퍼층(210) 상에 비정질 실리콘막을 도포하고 결정화시켜 형성된 폴리 실리콘막을 상기 박막트랜지스터부(A), 스토리지부(B)에 구비되도록 패터 닝하여 제 1반도체층 패턴(220) 및 제 2반도체층 패턴(230)을 형성하고 상기 제 1 및 제 2반도체층 패턴(220, 230)이 형성된 기판 전면에 걸쳐 게이트 절연막(240)을 형성한다.
다음, 도 3b에서 보는 바와 같이 상기 제 2반도체층 패턴(230) 상부에 상기 게이트 절연막의 일부를 식각하여 트랜치를 형성하고 상기 구비된 폴리 실리콘막을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막(240)을 형성한 후, 상기 게이트 절연막(240) 상부에 상기 박막트랜지스터부(A)에 정의된 폴리 실리콘막의 채널 영역과 대응되도록 게이트 전극 물질을 증착 및 패터닝하여 제 1금속막 패턴(250)을 형성하고 상기 제 2반도체층 패턴(230)에 대응하는 제 2금속막 패턴을(280) 형성한다.
이어서, 상기 기판 전면에 걸쳐 층간 절연막(260)을 형성하고 상기 층간 절연막(260)과 게이트 절연막(240)을 관통시켜, 상기 제 1반도체층 패턴(220)의 소스 영역과 드레인 영역의 소정 부분이 노출되도록 콘텍홀(290)을 형성하고, 상기 스토리지부(B)의 제 2반도체층 패턴(230) 상부에 정의된 상기 층간 절연막을 제거한다.
다음, 도 3c에서 보는 바와 같이 상기 박막트랜지스터부(A)의 콘텍홀(290)을 통하여 층간 절연막(260) 상부와 제 1반도체층 패턴(220)의 소스/드레인 영역이 각각 연결되도록 소스/드레인 전극 물질을 증착하고 패터닝하여 소스/드레인 전극(300)을 형성하고, 상기 스토리지부(B)의 트랜치(270)를 구비한 상기 게이트 절연막(240) 상부에 제 2반도체층 패턴(230)과 대응되도록 소스/드레인 전극 물질을 5400Å 내지 5600Å의 두께로 증착하여 캐패시터의 상부 전극이 되는 제 2금속막 패턴(280)을 형성한다.
여기서, 상기 소스/드레인 전극 물질은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 은 합금(Ag alloy)를 포함하는 적어도 하나 이상의 금속으로 이루어진다.
다음, 도 3d에서 보는 바와 같이 상기 박막트랜지스터부(A)와 스토리지부(B)를 포함하는 기판 전면에 걸쳐 패시베이션막(310)을 14000Å 내지 16000Å의 두께로 형성하고, 상기 박막트랜지스터부(A)의 소스/드레인 전극(300) 중에 어느 한 전극이 노출되도록 페시베이션막(310)을 식각하여 비어홀(320)을 형성한다.
다음, 도 3e에서 보는 바와 같이 상기 비어홀(320)을 통하여 상기 박막트랜지스터부(A)의 소스/드레인 전극(300) 중에 어느 하나의 전극과 연결되도록 기판 전면에 걸쳐 제 1전극(330)을 형성하고 패터닝하여 상기 박막트랜지스터부(A)와 스토리지부(B)의 적어도 일부분에 형성한다.
다음, 상기 제 1전극(330)이 형성된 기판 전면에 걸쳐 화소 분리층으로 사용되는 화소 정의막(340)을 도포한 후, 패터닝하여 상기 제 1전극(330)의 상부 표면의 일부가 노출되도록 개구부(1)를 형성하고 상기 개구부(1) 내에 노출된 상기 제 1전극(330) 상부에 유기 발광층을 포함하는 유기막(350)과 제 2전극(360)을 형성한다.
여기서, 상기 화소정의막(340)은 아크릴계 수지, 벤조사이클로부텐(BCB) 및 폴리이미드(PI)로 이루어진 군에서 선택되는 하나의 물질로 이루어진다.
또한, 상기 제 1전극이 애노드 전극인 경우 제 2전극은 캐소드 전극이며 반 대로 상기 제 1전극이 캐소드 전극인 경우 제 2전극은 애노드 전극이 된다.
이상과 같이, 본 실시 예에서는 캐패시터의 상부 전극으로 소스/드레인 전극 물질을 사용하고 캐패시터 상,하부 전극 사이의 절연막 두께를 작게 하여 캐패시터의 용량을 크게 함으로서 캐패시터의 면적을 줄이고 또한 상기 제 1전극(330)과 상기 캐패시터의 상부 전극 사이의 절연막 두께를 두껍게 할 수 있어, 제 1전극과 캐패시터 상부 전극이 오버랩(overlap)되는 경우 발생되는 커플링 캡(coupling cap)의 문제를 방지할 수 있기 때문에 제 1전극을 캐패시터 상부로 확장할 수 있음에 따라 개구율을 높일 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기한 바와 같은 본 발명은 고개구율을 위한 유기전계 발광소자에 관한 것으로서, 상기 스토리지부의 절연막 두께를 줄여 단차를 감소시키고 애노드 전극을 상기 유기전계 발광소자의 스토리지부까지 형성시켜 고개구율을 높이고 크로스토크를 포함하는 공정 불량이 발생되지 않는 것을 특징으로 한다.

Claims (27)

  1. 박막트랜지스터부와 스토리지부를 구비한 기판과;
    상기 박막트랜지스터부에 형성하는 제 1반도체층 패턴과 상기 스토리지부에 형성하는 제 2반도체층 패턴과;
    상기 기판 전면에 걸쳐 형성하고 상기 제 2반도체층 패턴 상부에 트랜치를 구비하는 게이트 절연막과;
    상기 박막트랜지스터부에 형성하고 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 형성하는 제 1금속막 패턴과;
    상기 스토리지부에 형성하고 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 형성하는 제 2금속막 패턴과;
    상기 기판 전면에 형성하는 층간 절연막과;
    상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 형성되는 소스/드레인 전극과;
    상기 기판 전면에 걸쳐 형성하는 패시베이션막과;
    상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결하고 패터닝시켜 형성하는 제 1전극과;
    상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 것을 특징으로 하는 유기전계 발광소자.
  2. 제 1항에 있어서, 상기 제 1전극은 적어도 스토리지부의 일부에 형성되는 것을 특징으로 하는 유기전계 발광소자.
  3. 제 1항에 있어서, 상기 제 2반도체층 패턴은 캐패시터의 하부전극인 것을 특징으로 하는 유기전계 발광소자.
  4. 제 1항에 있어서, 상기 제 1금속막 패턴은 게이트 전극이고, 상기 제 2금속막 패턴은 캐패시터의 상부 전극인 것을 특징으로 하는 유기전계 발광소자.
  5. 제 1항에 있어서, 상기 스토리지부의 트랜치를 구비한 게이트 절연막 두께는 400Å 내지 600Å인 것을 특징으로 하는 유기전계 발광소자.
  6. 제 1항에 있어서, 상기 패시베이션막은 실리콘 산화막(SiO2) 물질인 것을 특징으로 하는 유기전계 발광소자.
  7. 제 6항에 있어서, 상기 패시베이션막의 두께는 14000Å 내지 16000Å인 것을 특징으로 하는 유기전계 발광소자.
  8. 박막트랜지스터부와 스토리지부를 구비한 기판을 형성하는 단계와;
    상기 박막트랜지스터부에는 제 1반도체층 패턴과 상기 스토리지부에는 제 2반도체층 패턴을 형성하는 단계와;
    상기 기판과 상기 제 2반도체층 패턴 상부에 트랜치를 구비하는 게이트 절연막을 형성하는 단계와;
    상기 박막트랜지스터부와 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 제 1금속막 패턴을 형성하는 단계와;
    상기 스토리지부와 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 제 2금속막 패턴을 형성하는 단계와;
    상기 기판 전면에 층간 절연막을 형성하는 단계와;
    상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 소스/드레인 전극을 형성하는 단계와;
    상기 기판 전면에 걸쳐 패시베이션막을 형성하는 단계와;
    상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결한 제 1전극을 패터닝시켜 형성하는 단계와;
    상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 단계인 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  9. 제 8항에 있어서, 상기 게이트 절연막을 400Å 내지 600Å으로 식각하여 스토리지부의 트랜치를 형성하는 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  10. 제 9항에 있어서, 상기 트랜치는 건식 식각 방법에 의하여 형성하는 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  11. 제 8항에 있어서, 상기 트랜치 상부에 게이트 전극 물질을 증착하여 제 2금속막 패턴을 형성한 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  12. 제 8항에 있어서, 상기 패시베이션막은 실리콘 산화막(SiO2) 물질인 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  13. 제 12항에 있어서, 상기 패시베이션막의 두께는 14000Å 내지 16000Å인 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  14. 박막트랜지스터부와 스토리지부를 구비한 기판과;
    상기 박막트랜지스터부에 형성하는 제 1반도체층 패턴과 상기 스토리지부에 형성하는 제 2반도체층 패턴과;
    상기 기판 전면에 걸쳐 형성되고 상기 제 2반도체층 패턴 상부에 트랜치를 구비한 게이트 절연막과;
    상기 박막트랜지스터부에 형성하고 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 형성하는 제 1금속막 패턴과;
    상기 제 2 반도체층 패턴 상부를 제외한 기판 전면에 형성하는 층간 절연막과;
    상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 형성하는 소스/드레인 전극과;
    상기 스토리지부에 형성하고 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 형성하는 제 2금속막 패턴과;
    상기 기판 전면에 걸쳐 형성하는 패시베이션막과;
    상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결하고 패터닝시켜 형성하는 제 1전극과;
    상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 것을 특징으로 하는 유기전계 발광소자.
  15. 제 14항에 있어서, 상기 제 1전극은 상기 박막트랜지스터부와 스토리지부에 형성되는 것을 특징으로 하는 유기전계 발광소자.
  16. 제 14항에 있어서, 상기 제 2반도체층 패턴은 캐패시터의 하부 전극인 것을 특징으로 하는 유기전계 발광소자.
  17. 제 14항에 있어서, 상기 제 1금속막 패턴은 게이트 전극이고, 상기 제 2금속막 패턴은 캐패시터의 상부 전극인 것을 특징으로 하는 유기전계 발광소자.
  18. 제 14항에 있어서, 상기 스토리지부의 트랜치를 구비한 게이트 절연막 두께는 400Å 내지 600Å인 것을 특징으로 하는 유기전계 발광소자.
  19. 제 14항에 있어서, 상기 패시베이션막은 실리콘 산화막(SiO2) 물질인 것을 특징으로 하는 유기전계 발광소자.
  20. 제 19항에 있어서, 상기 패시베이션막의 두께는 14000Å 내지 16000Å인 것을 특징으로 하는 유기전계 발광소자.
  21. 박막트랜지스터부와 스토리지부를 구비한 기판을 형성하는 단계와;
    상기 박막트랜지스터부에는 제 1반도체층 패턴과 상기 스토리지부에는 제 2반도체층 패턴을 형성하는 단계와;
    상기 기판에 게이트 절연막을 적층한 후, 상기 제 2반도체층 패턴 상부에 트랜치를 구비하도록 상기 게이트 절연막을 식각하는 단계와;
    상기 박막트랜지스터부와 상기 제 1반도체층 패턴의 채널 영역과 대응되도록 제 1금속막 패턴을 형성하는 단계와;
    상기 기판 전면에 층간 절연막을 형성한 후, 상기 제 2반도체층 패턴 상부의 층간 절연막을 제거하는 단계와;
    상기 게이트 절연막 및 층간 절연막을 관통하여 상기 제 1반도체층 패턴의 소스/드레인 영역과 연결된 콘텍홀에 소스/드레인 전극을 형성하는 단계와;
    상기 스토리지부와 상기 제 2반도체층 패턴과 대응되도록 상기 트랜치 상부에 제 2금속막 패턴을 형성하는 단계와;
    상기 기판 전면에 걸쳐 패시베이션막을 형성하는 단계와;
    상기 패시베이션막 상부에 비어홀을 통하여 상기 소스/드레인 전극 중 어느 하나의 전극과 연결한 제 1전극을 패터닝시켜 형성하는 단계와;
    상기 제 1전극상에 적어도 유기 발광층을 포함하는 유기막 및 제 2전극을 형성하는 단계인 것을 특징으로 하는 유기전계 발광소자의 제조 방법
  22. 제 21항에 있어서, 상기 스토리지부의 트랜치는 층간 절연막의 4900Å 내지 5100Å를 갖는 전체 두께와 게이트 절연막의 400Å 내지 600Å를 갖는 일부 두께를 식각하여 형성하는 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  23. 제 22항에 있어서, 상기 트랜치는 건식 식각 방법에 의하여 형성하는 것을 특징으로 하는 유기전계 발광소자의 제조 방법
  24. 제 22항에 있어서, 상기 트랜치 상부에 소스/드레인 전극 물질을 증착하여 제 2금속막 패턴을 형성한 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  25. 제 21항에 있어서, 상기 패시베이션막은 실리콘 산화막(SiO2) 물질인 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  26. 제 25항에 있어서, 상기 패시베이션막의 두께는 14000Å 내지 16000Å인 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
  27. 제 21항에 있어서, 상기 제 2반도체층 패턴 상부에 트랜치를 구비하도록 식각하는 단계는 상기 층간 절연막을 적층한 후, 상기 제 2반도체층 패턴 상부의 층간 절연막을 제거할 시에 함께 식각하여 형성하는 것을 특징으로 하는 유기전계 발광소자의 제조 방법.
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