KR20060011501A - 반도체 집적회로의 직류 특성 테스트 회로 - Google Patents

반도체 집적회로의 직류 특성 테스트 회로 Download PDF

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Abstract

본 발명은 반도체 집적회로의 전기적 특성을 테스트하는 테스트 회로에 관한 것으로, 특히 인터페이스 입출력 패드와 연결된 데이터 입출력부의 직류 특성을 테스트하기 위한 직류 특성 테스트 회로에 관한 것이다.
본 발명에서 제안하는 반도체 집적회로에서의 직류 특성 테스트 회로는 외부로부터 테스트 신호를 입력받는 복수의 입력 패드들과 복수의 입력 패드들 각각에 연결된 데이터 입력부 그리고, 모든 데이터 입력부들의 출력을 체인으로 연결하고, 데이터 입력부들 중 일부의 출력을 별개의 체인으로 각각 연결하는 체인부 및 체인부로부터 입력되는 신호를 외부로 출력하는 출력 패드를 구비한다.
직류 특성 테스트, 인터페이스 입출력 패드

Description

반도체 집적회로의 직류 특성 테스트 회로{DIRECT CURRENT CHARACTERISTICS TEST CIRCUIT OF SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 일반적인 반도체 집적회로에서의 데이터 입출력부를 보여주는 회로도이다.
도 2는 종래 반도체 집적회로에서의 입력 전압 테스트를 위한 스캔 체인을 포함하는 직류 특성 테스트 회로의 회로도이다.
도 3은 본 발명에서 제안하는 반도체 집적회로에서의 직류 특성 테스트 회로의 일실시예를 보여주는 회로도이다.
도 4는 본 발명에서 제안하는 반도체 집적회로에서의 직류 특성 테스트 회로의 또 다른 실시예를 보여주는 회로도이다.
본 발명은 반도체 집적회로(Semiconductor Integrated Circuit)의 전기적 특성(Electrical Characteristics)을 테스트하는 테스트 회로에 관한 것으로, 특히 인터페이스 입출력 패드(interface IN/OUT PAD)와 연결된 데이터 입출력부의 직류(DC: Direct Current) 특성을 테스트(test)하기 위한 직류 특성 테스트 회로에 관 한 것이다.
대부분의 반도체 집적회로는 여러 가지 재질의 반도체 패키지에 탑재되어 PCB상에 조립된다. 이 때, 반도체 패키지의 리드 프레임(lead frame)과 반도체 집적회로는 금속 배선을 통해 서로 연결되어 외부에서 내부로 또는 내부에서 외부로 신호를 전달하게 된다. 반도체 집적회로와 반도체 패키지의 리드 프레임과의 연결을 위해 반도체 집적회로 상에 형성된 금속물을 인터페이스 입출력 패드(interface IN/OUT PAD)라 한다.
한편, 반도체 집적회로에서 인터페이스 입출력 패드와 연결된 데이터 입출력부의 전기적 특성은 반도체 집적회로의 동작 특성을 결정하는 중요한 요소 중 하나이다. 따라서, 제품 개발시 데이터 입출력부의 전기적인 특성을 테스트하여 반도체 집적회로의 이상유무를 테스트하는 것이 필수적으로 요구된다.
도 1은 일반적인 반도체 집적회로에서의 데이터 입출력부를 보여주는 회로도이다. 도 1에 보인 것처럼, 반도체 집적회로의 데이터 입출력부는 하나의 입출력 패드(114)를 공유하는 데이터 입력부(120)와 데이터 출력부(100)로 구성된다. 데이터 출력부(100)는 복수개의 논리 게이트들(102, 104, 106)과 NMOS 트랜지스터(110), PMOS 트랜지스터(108), 증폭기(112) 및 입출력 패드(114)를 포함한다. 그리고, 데이터 입력부(120)는 버퍼(130)와 증폭기(112) 및 입출력 패드(114)를 포함한다. 버퍼(130)는 직렬로 연결된 두 개의 인버터들로 구성되며, 각각의 인버터는 전원전압과 접지전압 사이에 직렬로 연결된 PMOS 트랜지스터(132 또는 136)와 NMOS 트랜지스터(134 또는 138)로 구성된다.
한편, 데이터 입출력부는 하나의 입출력 패드(114)를 공유하므로, 만약 외부로부터의 데이터 입력과 내부의 데이터 출력이 동시에 이루어진다면, 상호 충돌이 발생하므로 이를 방지하기 위해 데이터 출력부(100)는 내부 출력 제어신호(OutEn)에 따라 출력이 제어된다.
상기와 같은 구성을 갖는 데이터 입출력부의 특성 테스트는 크게 반도체 집적회로 내부에서 생성된 데이터(OUT_D)가 패드를 통해 정상적으로 출력되는지를 테스트하는 출력 테스트와 패드를 통해 외부에서 인가되는 입력 데이터(IN_D)가 반도체 집적회로의 내부에 정상적으로 전달되는지를 테스트하는 입력 테스트로 나눌 수 있다.
출력 테스트는 내부 출력 데이터(OUT_D)가 "하이(high)"인 경우에 PMOS 트랜지스터(108)가 온되어 패드에 흐르는 전류(IOH)를 증폭기(112)를 이용하여 측정하고, 내부 출력 데이터(OUT_D)가 "로우(low)"인 경우에 NMOS 트랜지스터(110)가 온되어 패드에 흐르는 전류(IOL)를 증폭기(112)를 이용하여 측정한다.
입력 테스트는 패드에 인가되는 전압이 "하이"인 경우에 PMOS 트랜지스터(132)가 온되어 흐르는 전류(IIH)를 증폭기(112)를 이용하여 측정하고, 패드에 인가되는 전압이 "로우"인 경우 NMOS 트랜지스터(110)가 온되어 흐르는 전류(IIL)를 증폭기(112)를 이용하여 측정한다. 그리고, 입력 테스트에는 패드에 인가되는 전압에 따라 반도체 집적회로 내부에서 "하이"로 인식하는지 "로우"로 인식하는지를 테스트하는 입력 전압 테스트가 있다. 예를 들어, 일반적으로 반도체 집적회로는 0.8 Vdd 이상의 전압(VIH)은 "하이"로 인식하고, 0.2 Vdd 이하의 전압(VIL)은 "로우"로 인식한다.(Vdd는 외부 전원 전압이다.) 이상과 같은 입력 테스트시에는 데이터의 충돌을 방지하기 위해 데이터 출력부(100)는 내부 출력 제어신호(OutEn)에 따라 디스에이블된다.
한편, 반도체 집적회로에는 하나의 입출력 패드만이 있는 것이 아니라, 다수의 입출력 패드들로 구성된다. 즉, 도 1에 보인 데이터 입출력부가 하나의 반도체 집적회로 내에 다수 존재한다. 따라서, 상기 입출력 패드를 통한 입력 전압 테스트를 각각의 입출력 패드에 대해 수행할 경우 테스트 시간이 길어지는 단점이 있다. 이를 해결하기 위해, 대부분의 반도체 집적회로는 각각의 입출력 패드에 대응되는 데이터 입력부의 출력을 낸드 셀을 이용한 스캔 체인으로 구성하여 한 번에 테스트를 수행한다.
도 2는 종래 반도체 집적회로에서의 입력 전압 테스트를 위한 스캔 체인을 포함하는 직류 특성 테스트 회로의 회로도이다. 도 2에서는 설명의 편의를 위해 각각의 입출력 패드를 입력 패드와 출력 패드로 분리하여 도시하였으며, 세 개의 입력(IN_PAD1, IN_PAD2, IN_PAD3)만을 가정하였다. 도 2를 참조하면, 앞서 언급한 바와 같이 각각의 입력 패드(IN_PAD1, IN_PAD2, IN_PAD3)에 인가된 전압은 각 데이터 입력부(120-1, 120-2, 120-3)의 버퍼(130-1, 130-2, 130-3)를 거쳐 반도체 집적회로의 내부로 전달된다. 이 때, 각 데이터 입력부(120-1, 120-2, 120-3)의 출력(IN_D1, IN_D2, IN_D3)을 도 2와 같이 낸드 셀들(212, 214, 216)을 이용하여 스캔 체인(210)으로 연결하고, 스캔 체인(210)의 출력(OUT_D)을 하나의 출력 패드(OUT_PAD)를 통해 외부로 출력한다. 그리고, 이 때 출력되는 신호의 값을 비교하여 반도체 집적회로의 내부 전압 특성을 테스트한다.
한편, 반도체 집적회로는 사용자의 필요에 따라 서로 다른 타입의 반도체 패키지에 탑재되는 경우가 있다. 그런데, 모든 반도체 패키지에 대해 반도체 집적회로를 일일이 일대일로 설계하는 것은 공정상의 낭비요소를 초래하므로, 하나의 반도체 집적회로를 여러 가지 타입의 반도체 패키지에 혼용하여 사용한다. 이 경우 반도체 패키지의 핀 수가 모두 동일한 경우에는 문제가 없지만, 대부분의 경우 반도체 패키지의 타입에 따라 핀 수가 달라진다. 따라서, 반도체 집적회로의 일부 입출력 패드들은 패키지 타입에 따라 반도체 패키지의 핀에 연결되지 않고 플로팅 상태로 있게된다. 만약, 도 2에서 세 개의 입력 패드들(IN_PAD1, IN_PAD2, IN_PAD3) 중 하나의 입력 패드가 핀에 연결되지 않고 플로팅 상태인 경우, 각 입력 패드와 연결된 데이터 입력부의 출력이 모두 스캔 체인으로 연결되어 있으므로, 플로팅된 하나의 입력 패드에 의해 전체 테스트가 불가능하게 된다. 결국, 한 종류의 반도체 집적회로를 서로 다른 타입의 반도체 패키지에 적용하는 경우 패키지 타입에 따라 제품 설계를 다시 하던지, 또는 각각의 패드마다 내부 로직을 이용하여 일대일로 테스트를 수행해야 하므로 테스트에 소요되는 시간이 길어지는 문제가 발생한다.
본 발명의 목적은 하나의 반도체 집적회로를 서로 다른 타입의 반도체 패키지에 적용하는 경우에 있어서, 특성 테스트시 반도체 패키지의 타입에 따라 반도체 집적회로의 스캔 체인을 선택하여 특성 테스트를 수행할 수 있는 직류 특성 테스트 회로를 제공하는 데 있다.
(구성)
본 발명에서 제안하는 반도체 집적회로에서의 직류 특성 테스트 회로는 외부로부터 테스트 신호를 입력받는 복수의 입력 패드들과 복수의 입력 패드들 각각에 연결된 데이터 입력부 그리고, 모든 데이터 입력부의 출력을 체인으로 연결하고, 데이터 입력부들 중 일부의 출력을 별개의 체인으로 각각 연결하는 체인부 및 체인부로부터 입력되는 신호를 외부로 출력하는 출력 패드를 구비한다.
본 발명의 또 다른 실시예에 있어서, 직류 특성 테스트 회로는 외부로부터 테스트 신호가 인가되는 복수의 입력 패드들과 입력 패드들 각각에 연결된 데이터 입력부, 테스트 신호에 따른 테스트 결과가 출력되는 하나의 출력 패드, 모든 데이터 입력부의 출력을 체인으로 연결한 제 1 스캔 체인부, 데이터 입력부들 중 사전에 정의된 일부 데이터 입력부의 출력만을 체인으로 연결한 제 2 스캔 체인부 및 반도체 집적회로가 패키징되는 반도체 패키지의 핀 수에 따라 제 1 스캔 체인부 및 제 2 스캔 체인부로부터의 테스트 결과 중 하나를 선택하여 출력 패드로 인가하는 먹스를 구비한다.
본 발명의 또 다른 실시예에 있어서, 직류 특성 테스트 회로는 외부로부터 테스트 신호가 인가되는 복수의 입력 패드들, 입력 패드들 각각에 연결된 데이터 입력부, 모든 데이터 입력부의 출력을 체인으로 연결한 제 1 스캔 체인부, 데이터 입력부들 중 사전에 정의된 일부 데이터 입력부의 출력만을 체인으로 연결한 제 2 스캔 체인부, 제 1 스캔 체인부로부터의 테스트 결과 신호를 외부로 출력하는 제 1 출력 패드 및 제 2 스캔 체인부로부터의 테스트 결과 신호를 외부로 출력하는 제 2 출력 패드를 구비한다.
이하, 도면을 참조하여 본 발명에서 제안하는 직류 특성 테스트 회로를 보다 상세히 설명한다.
(실시예)
도 3은 본 발명에서 제안하는 반도체 집적회로에서의 직류 특성 테스트 회로의 일실시예를 보여주는 회로도이다. 도 3에 보인 것처럼, 본 발명의 일실시예에 따른 직류 특성 테스트 회로는 각각의 인터페이스 입출력 패드(IN_PAD1, IN_PAD2, IN_PAD3)에 연결된 복수의 데이터 입력부(302-1, 302-2, 302-3)와 체인부(310) 및 먹스(330)를 포함한다.
각각의 데이터 입력부(302-1, 302-2, 302-3)는 도 2에 보인 종래의 반도체 집적회로에서의 데이터 입력부와 동일하므로 상세한 설명은 생략한다.
체인부(310)는 두 개의 스캔 체인들(340. 350)로 구성된다. 제 1 스캔 체인(340)은 모든 데이터 입력부(302-1, 302-2, 302-3)의 버퍼 출력(IN_D1, IN_D2, IN_D3)에 대해 낸드 셀들(312, 314, 316)을 이용한 체인으로 구성되며, 제 2 스캔 체인(350)은 패키지 타입에 따라 플로팅되는 입력 패드(IN_PAD2)에 연결된 데이터 입력부(302-2)를 제외한 나머지 데이터 입력부(302-1, 302-3)의 버퍼 출력(IN_D1, IN_D3)에 대해 낸드 셀들(318, 320)을 이용한 체인으로 구성된다. 즉, 도 3에 보인 것처럼, 제 2 입력 패드(IN_PAD2)가 플로팅되는 패드이면, 제 2 스캔 체인(350)은 제 1 입력 패드(IN_PAD1)와 연결된 데이터 입력부(302-2)의 버퍼 출력(IN_D1)과 제 3 입력 패드(IN_PAD3)에 연결된 데이터 입력부(302-3)의 버퍼 출력(IN_D3)만을 이용한 체인으로 구성된다. 그리고, 제 1 스캔 체인(340)과 제 2 스캔 체인(350)의 맨 앞에 위치한 낸드 셀(312 및 318)에는 테스트 인에이블 신호(TE)가 입력된다. 한편, 체인부(310)를 구성하는 낸드 셀들(312, 314, 316, 318, 320)은 반도체 집적회로에 사전에 포함되어 있는 리던던시 셀(Redundancy Cell)을 이용하여 구현함으로써, 별도의 하드웨어 추가는 필요하지 않다.
먹스(330)는 제 1 스캔 체인(340) 및 제 2 스캔 체인(350)과 연결되고, 외부의 제어신호(Ctrl)에 따라 제 1 스캔 체인(340) 및 제 2 스캔 체인(350)의 출력 중 하나를 선택하여 출력한다. 도면에 도시하지는 않았지만, 먹스(330)의 출력(OUT_D)은 반도체 집적회로의 출력 패드를 통해 외부로 출력된다. 앞서 종래 기술에서 언급한 바와 같이, 반도체 집적회로에서 패드들은 데이터의 입출력에 공용으로 사용되는 입출력 패드이다. 따라서, 본 발명에서 입력 패드 및 출력 패드라고 언급되는 것은 테스트시의 동작유형에 따라 명명한 것에 불과하다. 즉, 테스트시 하나의 입출력 패드만 내부 출력 제어 신호(OutEn)를 이용하여 출력 패드로 인에이블하고, 나머지 다른 입출력 패드들은 출력을 디스에이블하여 입력으로만 사용한다.
한편, 먹스(330)의 동작을 제어하기 위한 제어신호(Ctrl)는 플로팅되는 입력 패드들에 대한 정보 조합에 의해 생성되어 질 수도 있고, 또는 외부의 제어장치에 의해 입력되어질 수도 있다.
도 4는 본 발명에서 제안하는 반도체 집적회로에서의 직류 특성 테스트 회로의 또 다른 실시예를 보여주는 회로도이다.
도 4의 실시예에 보인 직류 특성 테스트 회로는 각각의 인터페이스 입출력 패드(IN_PAD1, IN_PAD2, IN_PAD3)에 연결된 복수의 데이터 입력부(402-1, 402-2, 402-3)와 체인부(410) 및 두 개의 스캔 출력 포트(450, 460)를 구비한다.
도 4에 보인 실시예에서 데이터 입력부(402-1, 402-2, 402-3)와 체인부(410)의 구성 및 동작은 도 3에 보인 실시예와 동일하므로 상세한 설명은 생략한다. 단지, 도 4에 보인 실시예에서는 도 3의 실시예와는 달리 먹스(330)를 이용하여 출력을 선택하지 않고, 각 스캔 체인(430, 440)의 출력(OUT_D1, OUT_D2)을 두 개의 출력 포트(450, 460)를 통해 각각 다른 출력 패드로 인가한다. 이 경우, 반도체 집적회로는 테스트 모드에서 도 3에 비해 하나의 입출력 패드를 더 출력 패드로 할당하여 인에이블 하여야 한다.
이상에서 본 발명에서 제안하는 반도체 집적회로의 직류 특성 테스트 회로에 대해 상기한 실시예를 통해 상세히 설명하였지만, 이는 일실시예에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 응용이 가능하다.
상술한 바와 같이, 본 발명의 직류 특성 테스트 회로는 반도체 집적회로가 탑재되는 반도체 패키지의 타입에 따른 핀의 개수에 무관하게 반도체 집적회로의 전기적 특성 테스트를 용이하게 수행할 수 있다. 또한, 본 발명의 직류 특성 테스트 회로는 별도의 내부 로직을 사용하지 않고 반도체 집적회로에 대한 전기적 특성 테스트를 보다 빠르게 수행할 수 있다. 그리고, 리던던시 셀을 이용하여 스캔 체인을 구성함으로써, 테스트를 위한 별도의 하드웨어 증가를 초래하지 않는다.

Claims (13)

  1. 반도체 집적회로의 직류 특성 테스트 회로에 있어서,
    외부로부터 테스트 신호를 입력받는 복수의 입력 패드들;
    상기 복수의 입력 패드들 각각에 연결된 데이터 입력부;
    상기 모든 데이터 입력부들의 출력을 체인으로 연결하고, 상기 데이터 입력부들 중 일부의 출력을 별개의 체인으로 각각 연결하는 체인부; 및
    상기 체인부로부터 입력되는 신호를 외부로 출력하는 출력 패드를 구비함을 특징으로 하는 직류 특성 테스트 회로.
  2. 제 1항에 있어서,
    상기 체인부는 상기 반도체 집적회로의 낸드 셀들을 체인으로 연결하여 구현됨을 특징으로 하는 직류 특성 테스트 회로.
  3. 제 2항에 있어서,
    상기 낸드 셀들은 상기 반도체 집적회로의 리던던시 셀임을 특징으로 하는 직류 특성 테스트 회로.
  4. 제 1항에 있어서,
    상기 데이터 입력부들 각각은 상기 입력 패드를 통해 입력되는 테스트 신호 를 상기 체인부로 전달하는 버퍼를 포함함을 특징으로 하는 직류 특성 테스트 회로.
  5. 제 1항에 있어서,
    상기 체인부는 상기 모든 데이터 입력부들의 출력을 체인으로 연결하는 제 1 스캔 체인부; 및
    상기 데이터 입력부들 중 일부의 출력을 체인으로 연결하는 제 2 스캔 체인부를 포함함을 특징으로 하는 직류 특성 테스트 회로.
  6. 제 5항에 있어서,
    상기 제 2 스캔 체인부에서 체인으로 연결되는 데이터 입력부들은 상기 반도체 집적회로가 패키징될 수 있는 반도체 패키지의 형태에 따라 사전에 정의됨을 특징으로 하는 직류 특성 테스트 회로.
  7. 제 5항에 있어서,
    상기 출력 패드는 상기 제 1 스캔 체인부로부터의 신호를 외부로 출력하는 제 1 출력 패드; 및
    상기 제 2 스캔 체인부로부터의 신호를 외부로 출력하는 제 2 출력 패드를 포함함을 특징으로 하는 직류 특성 테스트 회로.
  8. 제 5항에 있어서,
    상기 체인부는 상기 제 1 스캔 체인부 및 상기 제 2 스캔 체인부로부터의 신호를 입력으로 하고, 외부의 제어신호에 따라 상기 제 1 스캔 체인부 또는 상기 제 2 스캔 체인부로부터의 신호를 선택하여 상기 출력 패드로 인가하는 먹스부를 더 포함함을 특징으로 하는 직류 특성 테스트 회로.
  9. 제 8항에 있어서,
    상기 제어신호는 상기 반도체 집적회로가 패키징되는 반도체 패키지의 핀 수에 따라 상기 제 1 스캔 체인부 또는 상기 제 2 스캔 체인부로부터의 신호를 선택함을 특징으로 하는 직류 특성 테스트 회로.
  10. 반도체 집적회로의 직류 특성 테스트 회로에 있어서,
    외부로부터 테스트 신호가 인가되는 복수의 입력 패드들;
    상기 입력 패드들 각각에 연결된 데이터 입력부;
    상기 테스트 신호에 따른 테스트 결과가 출력되는 하나의 출력 패드;
    상기 모든 데이터 입력부들의 출력을 체인으로 연결한 제 1 스캔 체인부;
    상기 데이터 입력부들 중 사전에 정의된 일부 데이터 입력부의 출력을 체인으로 연결한 제 2 스캔 체인부;
    상기 반도체 집적회로가 패키징되는 반도체 패키지의 핀 수에 따라 상기 제 1 스캔 체인부 및 상기 제 2 스캔 체인부로부터의 테스트 결과 중 하나를 선택하여 상기 출력 패드로 인가하는 먹스를 구비함을 특징으로 하는 직류 특성 테스트 회로.
  11. 제 10항에 있어서,
    상기 제 1 스캔 체인부 및 상기 제 2 스캔 체인부의 체인 각각은 상기 반도체 집적회로의 리던던시 낸드 셀들을 이용하여 구현됨을 특징으로 하는 직류 특성 테스트 회로.
  12. 반도체 집적회로의 직류 특성 테스트 회로에 있어서,
    외부로부터 테스트 신호가 인가되는 복수의 입력 패드들;
    상기 입력 패드들 각각에 연결된 데이터 입력부;
    상기 모든 데이터 입력부의 출력을 체인으로 연결한 제 1 스캔 체인부;
    상기 데이터 입력부들 중 사전에 정의된 일부 데이터 입력부의 출력을 체인으로 연결한 제 2 스캔 체인부;
    상기 제 1 스캔 체인부로부터의 테스트 결과 신호를 외부로 출력하는 제 1 출력 패드; 및
    상기 제 2 스캔 체인부로부터의 테스트 결과 신호를 외부로 출력하는 제 2 출력 패드를 구비함을 특징으로 하는 직류 특성 측정회로.
  13. 제 12항에 있어서,
    상기 제 1 스캔 체인부 및 상기 제 2 스캔 체인부의 체인 각각은 상기 반도체 집적회로의 리던던시 낸드 셀들을 이용하여 구현됨을 특징으로 하는 직류 특성 테스트 회로.
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* Cited by examiner, † Cited by third party
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KR100852189B1 (ko) * 2006-11-30 2008-08-13 삼성전자주식회사 노이즈 제거 기능을 갖는 체인 테스트를 위한 테스트로직이 부가된 패드 및 테스트 로직이 부가된 패드를이용한 시스템의 구동 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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