KR20060010446A - Method of forming a pattern in a semiconductor device - Google Patents

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KR20060010446A
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이인노
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    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching

Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 소정의 물질층을 패터닝할 때 물질층 상에 형성되던 패드 질화막 대신에, 포토레지스트 제거 시 함께 제거될 수 있는 유기물질로 이루어진 유기 물질막을 형성한 상태에서 물질층을 패터닝함으로써, 이 후의 공정단계에서 패드 질화막 제거를 위한 단계를 생략하고 이를 통해 패드 질화막 제거 시 물질층에 식각 손상이 발생되는 것을 방지하여 공정의 단계를 간소화하고 소자의 전기적 특성을 향상시킬 수 있다.
The present invention relates to a method of forming a pattern of a semiconductor device, and instead of a pad nitride film formed on a material layer when patterning a predetermined material layer, an organic material film made of an organic material that can be removed together when removing a photoresist is formed. By patterning the material layer in the state, the step for eliminating the pad nitride layer is omitted in a subsequent process step, thereby preventing the etching layer from occurring during the removal of the pad nitride layer, thereby simplifying the steps of the process and improving the electrical characteristics of the device. Can be improved.

패드 질화막, 유기 물질, 포토레지스트Pad nitride film, organic material, photoresist

Description

반도체 소자의 패턴 형성 방법{Method of forming a pattern in a semiconductor device} Method of forming a pattern in a semiconductor device             

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of a device for describing a method of forming a pattern of a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
2A through 2D are cross-sectional views of devices for describing a method of forming a pattern of a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101, 201 : 반도체 기판 102, 202 : 소자 분리막101, 201: semiconductor substrate 102, 202: device isolation film

103, 203 : 터널 산화막 104, 204 : 폴리실리콘층103 and 203 tunnel oxide films 104 and 204 polysilicon layers

105 : 패드 질화막 205 : 유기 물질막105: pad nitride film 205: organic material film

106, 206 : 포토레지스트 패턴
106,206: photoresist pattern

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 공정 단계를 감소시킬 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a method of forming a pattern of a semiconductor device that can reduce the process step.

플래시 메모리 소자나 트랜지스터의 게이트는 폴리실리콘층을 형성하고 폴리실리콘층을 패터닝하는 방식으로 형성된다. 이러한 방법을 보다 구체적으로 예를 들어 설명하면 다음과 같다.The gate of the flash memory device or transistor is formed by forming a polysilicon layer and patterning the polysilicon layer. This method is described in more detail by way of example.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of a device for describing a method of forming a pattern of a semiconductor device according to the prior art.

도 1a를 참조하면, 소자 분리 영역에 소자 분리막(102)이 형성된 반도체 기판(101) 상에 터널 산화막(103), 폴리실리콘층(104) 및 패드 질화막(105)을 순차적으로 형성한다. 여기서 패드 질화막(105)은 후속 공정에서 폴리실리콘층(104) 식각 시 식각 마스크로 사용하기 위하여 형성된다. 그리고, 패드 질화막(105)은 후속 공정에서 식각 면이 경사지게 식각되어 하부다 보다 더 넓게 패터닝된다. 이렇듯, 패드 질화막(105)은 포토레지스트 패턴으로 실현할 수 없는 경사 식각을 실시하기 위한 희생막이 된다. Referring to FIG. 1A, a tunnel oxide film 103, a polysilicon layer 104, and a pad nitride film 105 are sequentially formed on a semiconductor substrate 101 on which an isolation layer 102 is formed in an isolation region. Here, the pad nitride layer 105 is formed to be used as an etching mask in etching the polysilicon layer 104 in a subsequent process. In addition, the pad nitride film 105 is patterned more widely than the lower surface by etching the etching surface in an oblique manner in a subsequent process. As such, the pad nitride film 105 becomes a sacrificial film for performing inclined etching that cannot be realized by the photoresist pattern.

도 1b를 참조하면, 패드 질화막(105) 상에 플로팅 게이트 패턴이 정의된 포토레지스트 패턴(106)을 형성한다. 이때, 플로팅 게이트를 형성하기 위한 폴리실리콘층(104)을 최소한의 간격으로 패터닝해야 플래시 메모리 셀의 전기적 특성을 향상시킬 수 있다. 이를 위해서는, 포토레지스트 패턴(106)의 폭을 좁혀야 하지만, 패턴 폭이 점점 더 좁아지고 노광 장비의 현상 능력이 한계에 다다르면서, 포토레 지스트 패턴(106) 폭을 더 좁히는데 어려움이 있다. Referring to FIG. 1B, a photoresist pattern 106 having a floating gate pattern defined on the pad nitride layer 105 is formed. In this case, the polysilicon layer 104 for forming the floating gate is patterned at a minimum interval to improve electrical characteristics of the flash memory cell. To this end, the width of the photoresist pattern 106 should be narrowed, but as the pattern width becomes narrower and the developing capability of the exposure equipment reaches its limit, it is difficult to further narrow the width of the photoresist pattern 106.

도 1c를 참조하면, 포토레지스트 패턴(도 1b의 106)을 식각 마스크로 사용하는 식각 공정으로 패드 질화막(105)을 식각한다. 이때, 경사 식각(slope etch) 방식으로 패드 질화막(105)의 식각면이 경사지도록 패드 질화막(105)을 식각한다. 이로써, 패드 질화막(105)은 상부보다 하부가 넓은 마름모꼴 형태로 식각되며, 이를 통해 플로팅 게이트가 형성될 영역이 보다 넓게 정의된다. Referring to FIG. 1C, the pad nitride layer 105 is etched by an etching process using the photoresist pattern 106 of FIG. 1B as an etching mask. In this case, the pad nitride layer 105 is etched so that the etching surface of the pad nitride layer 105 is inclined by a slope etch method. As a result, the pad nitride layer 105 is etched into a lozenge having a lower portion than the upper portion thereof, and thus the region where the floating gate is to be formed is defined more widely.

이후, 포토레지스트 패턴(도 1b의 106)을 제거한다. Thereafter, the photoresist pattern 106 (in FIG. 1B) is removed.

도 1d를 참조하면, 패드 질화막(도 1c의 105)을 식각 마스크로 사용하는 식각 공정으로 폴리실리콘층(104)을 식각한다. 이로써, 플래시 메모리 소자의 플로팅 게이트가 노광 장비의 해상 능력보다 더 좁은 폭으로 형성된다. Referring to FIG. 1D, the polysilicon layer 104 is etched by an etching process using the pad nitride layer 105 of FIG. 1C as an etching mask. As a result, the floating gate of the flash memory element is formed to have a narrower width than the resolution capability of the exposure equipment.

상기에서 서술한 공정 단계를 살펴보면, 포토레지스트 패턴을 식각 마스크로 사용하여 패드 질화막을 식각하고 포토레지스트 패턴을 제거한 후, 패드 질화막을 식각 마스크로 사용하여 폴리실리콘층을 식각하고 패드 질화막을 제거한다. Referring to the above-described process steps, the pad nitride film is etched using the photoresist pattern as an etch mask and the photoresist pattern is removed, and then the polysilicon layer is etched using the pad nitride film as the etch mask to remove the pad nitride film.

이때, 패드 질화막은 H3PO4와 같은 식각제를 사용하여 습식 식각 방식으로 제거한다. 이렇게 패드 질화막을 제거하는 과정에서 폴리실리콘층에 손상이 발생되어 소자의 전기적 특성이 저하되는 문제점이 발생된다. 그리고, 패드 질화막을 제거하는 공정 단계가 반드시 필요하므로 공정 단계도 많고 비용도 증가하며 TAT(Turn around time)가 감소하는 문제점이 있다.
In this case, the pad nitride layer is removed by a wet etching method using an etchant such as H 3 PO 4 . In this way, the polysilicon layer is damaged in the process of removing the pad nitride layer, thereby deteriorating the electrical characteristics of the device. In addition, since a process step of removing the pad nitride film is necessary, there are many process steps, an increase in cost, and a decrease in turn around time (TAT).

이에 대하여, 본 발명이 제시하는 반도체 소자의 패턴 형성 방법은 소정의 물질층을 패터닝할 때 물질층 상에 형성되던 패드 질화막 대신에, 포토레지스트 제거 시 함께 제거될 수 있는 유기물질로 이루어진 유기 물질막을 형성한 상태에서 물질층을 패터닝함으로써, 이 후의 공정단계에서 패드 질화막 제거를 위한 단계를 생략하고 이를 통해 패드 질화막 제거 시 물질층에 식각 손상이 발생되는 것을 방지하여 공정의 단계를 간소화하고 소자의 전기적 특성을 향상시킬 수 있다.
In contrast, the method for forming a pattern of a semiconductor device according to the present invention uses an organic material film made of an organic material that can be removed when the photoresist is removed, instead of the pad nitride film formed on the material layer when the predetermined material layer is patterned. By patterning the material layer in the formed state, the step for eliminating the pad nitride layer is omitted in a subsequent process step, thereby preventing the etching layer from occurring in the material layer when the pad nitride layer is removed, thereby simplifying the steps of the process and Properties can be improved.

본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법은 패터닝하고자 하는 대상막이 형성된 반도체 기판이 제공되는 단계와, 대상막 상에 포토레지스트 제거 시 함께 제거될 수 있는 유기 물질막을 형성하는 단계와, 유기 물질막 상에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정으로 유기 물질막 및 대상막을 순차적으로 식각하여 대상막을 패터닝하는 단계, 및 포토레지스트 패턴을 제거하면서 유기 물질막도 함께 제거되는 단계를 포함한다. According to an embodiment of the present invention, a method of forming a pattern of a semiconductor device may include providing a semiconductor substrate on which a target film to be patterned is formed, forming an organic material film that may be removed together when removing the photoresist, and organic Forming a photoresist pattern on the material film, etching the organic material film and the target film sequentially to pattern the target film by an etching process using the photoresist pattern as an etching mask, and removing the photoresist pattern And the membrane is also removed.

상기에서, 대상막이 폴리실리콘층이 될 수 있다. In the above, the target film may be a polysilicon layer.

식각 공정 시 식각면이 경사지도록 경사 식각 방식으로 진행하여, 유기 물질막을 마름모꼴 형태로 식각하면서, 하부의 폴리실리콘층은 유기 물질막보다 더 넓은 마름모꼴 형태로 식각하는 것이 바람직하다. In the etching process, the etching surface is inclined so as to be inclined, and the organic material layer is etched in a rhombic form, while the lower polysilicon layer is preferably etched in a wider rhombic form than the organic material layer.                     

이러한 식각 공정 시 HBr, NF3, Cl2, N2, BCl3, C2F 6, CHF3, CF4, C4F6, C5F6 또는 C4F8를 식각 가스로 사용하거나 이들 중 적어도 하나 이상을 혼합한 혼합 가스를 식각 가스로 사용할 수 있다. 그리고, 플라즈마 타입에 상관없이 RIE(Reactive Ion Etch), ME-RIE(Magnetically Enhanced Reactive Ion Etch), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance) 또는 헬리콘(Helicon) 중 선택된 방식의 식각법으로 식각 공정을 실시할 수 있다.
In this etching process, HBr, NF 3 , Cl 2 , N 2 , BCl 3 , C 2 F 6 , CHF 3 , CF 4 , C 4 F 6 , C 5 F 6, or C 4 F 8 is used as an etching gas or A mixed gas obtained by mixing at least one of the above may be used as an etching gas. Regardless of the plasma type, an etching method selected from among Reactive Ion Etch (RIE), Magnetically Enhanced Reactive Ion Etch (ME-RIE), Inductively Coupled Plasma (ICP), Electron Cyclotron Resonance (ECR) or Helicon (Helicon) The etching step can be performed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법 을 설명하기 위한 소자의 단면도들이다.2A through 2D are cross-sectional views of devices for describing a method of forming a pattern of a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 소자 분리 영역에 소자 분리막(202)이 형성된 반도체 기판(201) 상에 터널 산화막(203) 및 폴리실리콘층(204)을 순차적으로 형성한다. 이때, 폴리실리콘층(204)은 400℃ 내지 600℃에서 형성할 수 있다. Referring to FIG. 2A, the tunnel oxide film 203 and the polysilicon layer 204 are sequentially formed on the semiconductor substrate 201 having the device isolation film 202 formed in the device isolation region. In this case, the polysilicon layer 204 may be formed at 400 ° C to 600 ° C.

터널 산화막(203) 및 폴리실리콘층(204)은 플래시 메모리 소자를 형성하기 위한 것으며, 트랜지스터나 기타 다른 막을 패터닝하고자 하는 경우에는 다른 물질로 이루어진 물질층이 형성될 수 있다. 이하, 플래시 메모리 셀의 플로팅 게이트를 형성하는 경우를 예로써 설명하기로 한다. The tunnel oxide film 203 and the polysilicon layer 204 are for forming a flash memory device, and in the case of patterning a transistor or other film, a material layer made of another material may be formed. Hereinafter, a case of forming a floating gate of a flash memory cell will be described as an example.

이어서, 폴리실리콘층(204) 상부에는 종래의 패드 질화막 대신에 후속 공정에서 포토레지스트 패턴 제거 시 함께 제거될 수 있는 유기 물질을 화학기상 증착법으로 증착하거나 스핀 코팅 방식으로 코팅하여 유기 물질막(205)을 형성한다. 예를 들면, 다우 케미컬 사의 'SiLK'라는 물질로 유기 물질막(205)을 형성할 수 있다. Subsequently, the organic material layer 205 may be formed on the polysilicon layer 204 by depositing a chemical vapor deposition method or spin coating on an organic material which may be removed together when the photoresist pattern is removed in a subsequent process instead of the conventional pad nitride layer. To form. For example, the organic material layer 205 may be formed of a material called 'SiLK' manufactured by Dow Chemical.

도 2b를 참조하면, 유기 물질막(205) 상에 플로팅 게이트 패턴이 정의된 포토레지스트 패턴(206)을 형성한다. 이때, 포토레지스트 패턴(206)은 노광 장비에서 현상 가능한 최소한의 폭으로 형성한다. Referring to FIG. 2B, a photoresist pattern 206 having a floating gate pattern defined on the organic material layer 205 is formed. In this case, the photoresist pattern 206 is formed to the minimum width that can be developed in the exposure equipment.

도 2c를 참조하면, 포토레지스트 패턴(도 2b의 206)을 식각 마스크로 사용하는 식각 공정으로 유기 물질막(205) 및 폴리실리콘층(204)을 식각하여 패터닝한다. 이때, 경사 식각(slope etch) 방식으로 유기 물질막(205) 및 폴리실리콘층(204)의 식각면이 경사지도록 유기 물질막(205) 및 폴리실리콘층(204)을 식각한다. 이로써, 유기 물질막(205)은 상부보다 하부가 넓은 마름모꼴 형태로 식각되며, 하부의 폴리실리콘층(204)은 유기 물질막(205)보다 더 넓은 마름모꼴 형태로 식각된다. 이를 통해 플로팅 게이트용 폴리실리콘층(204)을 노광 장비에서 정의할 수 있는 간격보다 더 좁은 간격으로 패터닝하여 폴리실리콘층(204)의 면적을 극대화할 수 있다. Referring to FIG. 2C, the organic material layer 205 and the polysilicon layer 204 are etched and patterned by an etching process using the photoresist pattern 206 of FIG. 2B as an etching mask. In this case, the organic material layer 205 and the polysilicon layer 204 are etched so that the etching surfaces of the organic material layer 205 and the polysilicon layer 204 are inclined by a slope etch method. As a result, the organic material layer 205 is etched into a lozenge having a lower portion than the upper portion, and the polysilicon layer 204 of the lower portion is etched into a lozenge having a wider shape than the organic material layer 205. Through this, the area of the polysilicon layer 204 may be maximized by patterning the polysilicon layer 204 for the floating gate at a narrower interval than the interval that can be defined by the exposure equipment.

여기서, 폴리실리콘층(204)은 HBr, NF3, Cl2, N2, BCl3, C 2F6, CHF3, CF4, C4F6, C5F6 또는 C4F8를 식각 가스로 사용하거나 이들 중 적어도 하나 이상을 혼합한 혼합 가스를 식각 가스로 사용하여 식각할 수 있다. 그리고, 폴리실리콘층(204)은 플라즈마 타입에 상관없이 RIE(Reactive Ion Etch), ME-RIE(Magnetically Enhanced Reactive Ion Etch), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), 헬리콘(Helicon) 등과 같은 종류의 식각법(Etcher)으로 식각할 수 있다. Here, the polysilicon layer 204 may etch HBr, NF 3 , Cl 2 , N 2 , BCl 3 , C 2 F 6 , CHF 3 , CF 4 , C 4 F 6 , C 5 F 6 or C 4 F 8 Etching may be performed by using a gas or a mixed gas obtained by mixing at least one of them as an etching gas. In addition, the polysilicon layer 204 may be formed of Reactive Ion Etch (RIE), Magnetically Enhanced Reactive Ion Etch (ME-RIE), Inductively Coupled Plasma (ICP), Electro Cyclotron Resonance (ECR), and Helicon regardless of the plasma type. It can be etched by an etchant such as).

도 2d를 참조하면, 포토레지스트 패턴(도 2c의 206)을 제거한다. 이때, 유기 물질막(도 2c의 205)도 함께 제거된다. Referring to FIG. 2D, the photoresist pattern (206 of FIG. 2C) is removed. At this time, the organic material film (205 in FIG. 2C) is also removed.

이렇게, 포토레지스트 패턴(도 2c의 206) 제거 시 유기 물질막(도 2c의 205)이 함께 제거됨으로써, 종래의 패드 질화막 제거를 위한 단계를 생략할 수 있다. 또한, 폴리실리콘층(204)에 식각 손상이 발생되는 것을 방지할 수 있다.
As such, when the photoresist pattern 206 of FIG. 2C is removed, the organic material layer 205 of FIG. 2C may be removed together, and thus, a conventional step for removing the pad nitride layer may be omitted. In addition, the etching damage may be prevented from occurring in the polysilicon layer 204.

상술한 바와 같이, 본 발명은 소정의 물질층을 패터닝할 때 물질층 상에 형 성되던 패드 질화막 대신에, 포토레지스트 제거 시 함께 제거될 수 있는 유기물질로 이루어진 유기 물질막을 형성한 상태에서 물질층을 패터닝함으로써, 이 후의 공정단계에서 패드 질화막 제거를 위한 단계를 생략하고 이를 통해 패드 질화막 제거 시 물질층에 식각 손상이 발생되는 것을 방지하여 공정의 단계를 간소화하고 소자의 전기적 특성을 향상시킬 수 있다.As described above, in the present invention, instead of the pad nitride film formed on the material layer when the predetermined material layer is patterned, the material layer is formed with an organic material film made of an organic material that can be removed together when the photoresist is removed. By patterning, the step for eliminating the pad nitride layer in a subsequent process step may be omitted, thereby preventing the etching layer from occurring in the material layer when the pad nitride layer is removed, thereby simplifying the steps of the process and improving the electrical characteristics of the device. .

Claims (5)

패터닝하고자 하는 대상막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate on which a target film to be patterned is formed; 상기 대상막 상에 포토레지스트 제거 시 함께 제거될 수 있는 유기 물질막을 형성하는 단계;Forming an organic material film on the target film that can be removed together with the photoresist; 상기 유기 물질막 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the organic material layer; 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정으로 상기 유기 물질막 및 상기 대상막을 순차적으로 식각하여 상기 대상막을 패터닝하는 단계;Patterning the target layer by sequentially etching the organic material layer and the target layer by an etching process using the photoresist pattern as an etching mask; 상기 포토레지스트 패턴을 제거하면서 상기 유기 물질막도 함께 제거되는 단계를 포함하는 반도체 소자의 패턴 형성 방법.Removing the photoresist pattern and removing the organic material layer together. 제 1 항에 있어서, The method of claim 1, 상기 대상막이 폴리실리콘으로 이루어진 반도체 소자의 패턴 형성 방법.The pattern formation method of the semiconductor element which the said target film consists of polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 식각 공정 시 식각면이 경사지도록 경사 식각 방식으로 진행하여, 상기 유기 물질막을 마름모꼴 형태로 식각하면서, 하부의 상기 폴리실리콘층은 상기 유기 물질막보다 더 넓은 마름모꼴 형태로 식각하는 반도체 소자의 패턴 형성 방법.In the etching process, the etching surface is inclined so that the etching surface is inclined, and the organic material layer is etched in a rhombic shape, while the lower polysilicon layer is formed in a pattern of a semiconductor device that is etched in a wider rhombic shape than the organic material layer. Way. 제 3 항에 있어서,The method of claim 3, wherein 상기 식각 공정 시 HBr, NF3, Cl2, N2, BCl3, C2F 6, CHF3, CF4, C4F6, C5F6 또는 C4F8를 식각 가스로 사용하거나 이들 중 적어도 하나 이상을 혼합한 혼합 가스를 식각 가스로 사용하는 반도체 소자의 패턴 형성 방법.In the etching process, HBr, NF 3 , Cl 2 , N 2 , BCl 3 , C 2 F 6 , CHF 3 , CF 4 , C 4 F 6 , C 5 F 6 or C 4 F 8 is used as an etching gas, or The pattern formation method of the semiconductor element which uses the mixed gas which mixed at least 1 or more of them as an etching gas. 제 3 항에 있어서,The method of claim 3, wherein 상기 식각 공정은 플라즈마 타입에 상관없이 RIE(Reactive Ion Etch), ME-RIE(Magnetically Enhanced Reactive Ion Etch), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance) 또는 헬리콘(Helicon) 중 선택된 방식의 식각법으로 실시하는 반도체 소자의 패턴 형성 방법.The etching process may be selected from among reactive ion etching (RIE), magnetically enhanced reactive ion etching (ME-RIE), inductively coupled plasma (ICP), electro-cycloclosion resonance (ECR), or helicon (Helicon) regardless of the plasma type. Pattern formation method of the semiconductor element performed by the etching method.
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