KR100673222B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 동일한 챔버에서 순차적으로 주변회로 영역 상부의 도전막 및 유전막을 한번에 제거함으로써 가스 응집이 대기와 접촉하여 산화 및 질화되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a semiconductor device capable of preventing gas aggregation from oxidizing and nitriding in contact with the atmosphere by sequentially removing the conductive film and the dielectric film over the peripheral circuit region at once in the same chamber. It provides a manufacturing method.

기체응집, 반도체 소자 결함, 불소 계열 가스, 식각 챔버Gas Coagulation, Semiconductor Device Defects, Fluorine Gas, Etch Chamber

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device} Method of manufacturing a semiconductor device             

도 1a 및 도 1b는 종래 기술에 따른 주변회로 영역 식각 시 결함발생을 설명하기 위한 단면도들이다.1A and 1B are cross-sectional views illustrating defects in etching peripheral circuit areas according to the related art.

도 2a 내지 도 2c는 종래 기술에 따른 주변회로 영역 식각 시 결함이 발생한 SEM 및 TEM 사진들이다. 2A to 2C are SEM and TEM images showing a defect in etching a peripheral circuit region according to the prior art.

도 3a 내지 3c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 110 : 반도체 기판 12, 112 : 소자 분리막10, 110: semiconductor substrate 12, 112: device isolation film

14, 114 : 터널 산화막 16, 22, 116, 122 : 도전막14, 114: tunnel oxide film 16, 22, 116, 122: conductive film

18, 118 : 프로팅 게이트 전극 20, 120 : 유전막18, 118: floating gate electrode 20, 120: dielectric film

24, 124 : 포토레지스트 패턴 30 : 응집막
24, 124: photoresist pattern 30: cohesive film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 0.18㎛ 테크(Tech) 이하의 플래시메모리 소자에 있어서 주변회로 지역의 유전막 및 전도막을 식각하는 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for etching a dielectric film and a conductive film in a peripheral circuit region in a flash memory device having a technology of 0.18 μm or less.

플래시메모리(Flash Memory)가 가지는 고유한 특징 중의 하나는 전원이 차단이 되어도 데이터를 보전할 수 있는 것이다. 따라서 상술한 특성을 갖는 플래시 메모리를 공정상의 입장에서 바라볼 때, 셀 지역에서는 데이터의 쓰기 및 소거를 위한 동작을 수행하기 때문에 유전막을 포함한 적층구조의 게이트전극 형성이 필요하고, 셀을 제외한 주변회로지역에서는 트랜지스터로 동작시키기 위해서 유전막을 포함한 적층구조의 게이트 전극이 필요로 하지 않는 공정상의 특성이 있다.One of the unique features of flash memory is that data can be preserved even when the power is cut off. Therefore, when the flash memory having the above characteristics is viewed from the process point of view, since the cell region performs an operation for writing and erasing data, it is necessary to form a gate electrode having a stacked structure including a dielectric film, and a peripheral circuit except for the cell. In the region, there are process characteristics that do not require a gate electrode of a stacked structure including a dielectric film to operate as a transistor.

도 1a 및 도 1b는 종래 기술에 따른 주변회로 영역 식각 시 결함발생을 설명하기 위한 단면도들이다.1A and 1B are cross-sectional views illustrating defects in etching peripheral circuit areas according to the related art.

도 1a를 참조하면, 플래시 소자의 제조 공정은 셀 영역(A) 및 주변회로 영역(B)을 포함한 반도체 기판(10)에 소자간의 분리를 위한 소자분리막(12)을 형성한다. 터널 산화막(14) 및 제 1 도전막(16)을 증착한 후 패터닝 하여 플로팅 게이트 전극(18)을 형성한다. 전체 구조 상부에 유전막(20) 과 제 2 도전막(22)을 증착한다. Referring to FIG. 1A, in the process of manufacturing a flash device, a device isolation film 12 for separating between devices is formed on a semiconductor substrate 10 including a cell region A and a peripheral circuit region B. Referring to FIG. The tunnel oxide layer 14 and the first conductive layer 16 are deposited and then patterned to form the floating gate electrode 18. The dielectric film 20 and the second conductive film 22 are deposited on the entire structure.

주변회로 영역(B) 상부에 고전압 및 저전압용 트랜지스터를 형성하기 위해 주변회로 영역(B) 상부에 형성된 구조물들을 식각한다. 이를 위해 포토레지스트를 도포한 다음 패터닝 공정을 실시하여 주변회로 영역(B)을 개방하는 포토레지스트 턴(24)을 형성한다. 주변회로 영역(A)에 형성된 제 2 도전막(22)을 제거하기 위해 제 1 식각 챔버(미도시) 내에서 Cl2/O2가스를 이용한 식각을 실시한다. 제 1 식각 챔버 내에서 식각 가스에 의한 가스 응집이 발생하고, 제 2 도전막(22) 식각시 생성된 폴리머성 물질과 식각가스가 반응하여 응집막(30)이 형성된다. 이 응집막(30)은 제 2 식각 챔버(미도시)로 로딩하는 도중 공기 중에서 산화 또는 질화되게 된다.The structures formed on the peripheral circuit region B are etched to form transistors for the high voltage and the low voltage on the peripheral circuit region B. To this end, a photoresist is applied and then a patterning process is performed to form a photoresist turn 24 which opens the peripheral circuit region B. In order to remove the second conductive layer 22 formed in the peripheral circuit region A, etching is performed using Cl 2 / O 2 gas in a first etching chamber (not shown). Agglomeration of the gas by the etching gas occurs in the first etching chamber, and the polymer substance and the etching gas generated during the etching of the second conductive layer 22 react with each other to form the aggregation layer 30. The aggregated film 30 is oxidized or nitrided in the air during loading into the second etching chamber (not shown).

도 1b를 참조하면, 가스 응집이 발생된 주변회로 영역(B)의 유전막(20) 및 제 1 전도막(16)을 제 2 식각 챔버 내에서 식각한다. 하지만, 유전막(20) 상부에 형성되어 산화 또는 질화된 응집막(30)이 식각 베리어로써 작용하여 응집막(30) 하부의 유전막(20) 및 제 1 도전막(16)이 제거되지 않고 잔류(도 2의 M 참조)하게 된다. 상술한 제 1 및 제 2 식각 챔버는 동일한 챔버를 나타낸다. Referring to FIG. 1B, the dielectric film 20 and the first conductive film 16 of the peripheral circuit region B in which gas aggregation occurs are etched in the second etching chamber. However, the agglomerated film 30 formed on the dielectric film 20 and oxidized or nitrided acts as an etching barrier so that the dielectric film 20 and the first conductive film 16 under the agglomerated film 30 are not removed. See M of FIG. 2). The first and second etching chambers described above represent the same chamber.

도 2a 내지 도 2c는 종래 기술에 따른 주변회로 영역 식각 시 결함이 발생한 SEM 및 TEM 사진들이다. 2A to 2C are SEM and TEM images showing a defect in etching a peripheral circuit region according to the prior art.

도 2a 내지 도 2c를 참조하면, 주변회로 영역에 마름모꼴의 결함이 발생한 모습이다. 이와 같은 결함들로 인하여 반도체 소자의 결함이 발생하고, 소자의 특성이 저하되며, 수율이 감소하는 문제점이 발생한다.
2A to 2C, a rhombic defect occurs in the peripheral circuit region. Such defects cause defects in semiconductor devices, deterioration of device characteristics, and decrease in yield.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 ONO 절연막의 식각 특성을 개선하여 동일 챔버 내에서 도전막과 유전체막을 동시에 식각 함으로써, 주변회로 영역 상부에 응집막을 형성하지 않는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
Accordingly, the present invention improves the etching characteristics of the ONO insulating film to solve the above problems, thereby simultaneously etching the conductive film and the dielectric film in the same chamber, thereby providing a method of manufacturing a semiconductor device that does not form a cohesive film over the peripheral circuit region. Its purpose is to.

상기의 기술적 과제를 달성하기 위한 본 발명은 셀 영역과 주변회로 영역으로 구분된 반도체 기판 상부에 터널 산화막 및 제 1 도전막을 순차적으로 증착한 다음 패터닝 공정을 실시하여 플로팅 게이트 전극을 형성하는 단계와 전체구조 상부에 유전막 및 제 2 도전막를 증착하는 단계와, 상기 주변회로 영역을 개방하는 포토레지스트 패턴을 형성하는 단계 및 상기 주변회로 영역에 발생하는 결함을 방지하기 위해 불소 계열의 식각 가스를 이용하여 고밀도 플라즈마 식각 챔버 내에서 상기 주변회로 영역 상부에 형성된 상기 제 2 도전막, 상기 유전막 및 상기 제 1 도전막을 한번에 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
According to an aspect of the present invention, there is provided a method of forming a floating gate electrode by sequentially depositing a tunnel oxide layer and a first conductive layer on a semiconductor substrate divided into a cell region and a peripheral circuit region, and then performing a patterning process. Depositing a dielectric film and a second conductive film on the structure, forming a photoresist pattern that opens the peripheral circuit region, and using a fluorine-based etching gas to prevent defects in the peripheral circuit region. And etching the second conductive film, the dielectric film, and the first conductive film formed on the peripheral circuit region in the plasma etching chamber at one time.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 3a 내지 3c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 3a를 참조하면, 셀 영역(A)과 주변회로 영역(B)으로 분리된 반도체 기판(110)에 소자 분리공정을 실시하여 소자 분리막(112)을 형성한 다음 터널 산화막(114)과 플로팅 게이트용 제 1 전도막(116)을 형성한다. 터널 산화막(112)은 60 내지 95Å의 두께로 형성한다. 제 1 전도막(116)으로는 도프드 폴리 실리콘(Doped Poly Si), 언도프드 폴리 실리콘(Undoped Poly Si), 도프드 비정질 실리콘(Doped Amorphous Si), 언도프트 비정질 실리콘(Undoped Amorphous Si) 중 적어도 어느 하나를 사용하고 또한 상술한 실리콘에 이온 주입한 임플란티드(Implanted) 실리콘을 이용하여 600 내지 1000Å의 두께로 형성한다. 제 1 전도막(116) 상에 제 1 감광막을 도포한 후 리소그라피(Lithography)공정을 실시하여 제 1 감광막 패턴(미도시)을 형성한다. 제 1 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 제 1 전도막(116)과 터널 산화막(114)을 패터닝 하여 셀 영역(A)에 플로팅 게이트 전극(118)을 형성한다.Referring to FIG. 3A, a device isolation process is performed on a semiconductor substrate 110 that is divided into a cell region A and a peripheral circuit region B to form a device isolation layer 112, followed by a tunnel oxide layer 114 and a floating gate. The first conductive film 116 is formed. The tunnel oxide film 112 is formed to a thickness of 60 to 95 kPa. The first conductive layer 116 may include at least one of doped polysilicon, undoped polysilicon, doped amorphous silicon, and undoped amorphous silicon. Using either and using implanted silicon ion-implanted into the silicon described above, it is formed to a thickness of 600 to 1000 Å. After applying the first photoresist film on the first conductive film 116, a lithography process is performed to form a first photoresist film pattern (not shown). An etching process using the first photoresist pattern as an etching mask is performed to pattern the first conductive layer 116 and the tunnel oxide layer 114 to form the floating gate electrode 118 in the cell region A. FIG.

또는 셀프 얼라인(Self Align) STI(Shallow Trench Isolation)공정 적용에 따라 반도체 기판(110) 상부에 터널 산화막(114)과 제 1 전도막(116)을 증착 한 후 CMP(Chemical Mechanical Polishing)공정을 수행하여 제 1 전도막(116)과 터널 산화막(114)을 패터닝 하여 셀 영역(A)에 플로팅 게이트 전극(118)을 형성한다. Alternatively, CMP (Chemical Mechanical Polishing) process may be performed after depositing the tunnel oxide film 114 and the first conductive film 116 on the semiconductor substrate 110 according to the Self Align STI (Shallow Trench Isolation) process. The first conductive layer 116 and the tunnel oxide layer 114 are patterned to form the floating gate electrode 118 in the cell region A. FIG.                     

상기의 제 1 감광막패턴을 제거한 후 전체 구조 상부에 ONO 구조의 유전막(120)을 증착한다. 이때 유전막(120)은 산화막과 질화막이 적층구조로 형성한다. 유전막(120) 상부에 컨트롤 게이트용 제 2 전도막(122)을 증착한다. 제 2 전도막(122)으로는 도프드 폴리 실리콘, 언도프드 폴리 실리콘, 도프드 비정질 실리콘, 언도프트 비정질 실리콘 중 적어도 어느 하나를 사용하고 또한 상술한 실리콘에 이온 주입한 임플란티드 실리콘을 이용하여 1500 내지 2000Å의 두께로 형성한다.After removing the first photoresist pattern, a dielectric layer 120 having an ONO structure is deposited on the entire structure. In this case, the dielectric film 120 is formed by stacking an oxide film and a nitride film. The second conductive layer 122 for the control gate is deposited on the dielectric layer 120. As the second conductive film 122, at least one of doped polysilicon, undoped polysilicon, doped amorphous silicon, and undoped amorphous silicon is used, and implanted silicon ion-implanted into the silicon described above is used. It is formed to a thickness of 1500 to 2000Å.

도 3b를 참조하면, 전체 구조 상부에 제 2 감광막을 회전 도포 방식으로 코팅한 다음, 리소그라피공정을 실시하여 주변회로 영역(B)을 개방하는 제 2 감광막 패턴(124)을 형성한다. 제 2 감광막 패턴(124)을 식각마스크로 이용하고, 동일한 식각 챔버 내에서 주변회로 영역(B) 상부의 제 2 전도막(122), 유전막(120) 및 제 1 전도막(116)을 제거한다. Referring to FIG. 3B, the second photoresist film is coated on the entire structure by a rotation coating method, and then a lithography process is performed to form a second photoresist pattern 124 that opens the peripheral circuit region B. Referring to FIG. The second photoresist layer pattern 124 is used as an etching mask, and the second conductive layer 122, the dielectric layer 120, and the first conductive layer 116 over the peripheral circuit region B are removed in the same etching chamber. .

본 발명에서는 동일 식각 챔버 내에서 제 2 전도막(122), 유전막(120) 및 제 1 전도막(116)을 순차적으로 식각한다. 구체적으로, ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), MERIE(Magnetically Enhanced Reactive Ion Etching) 타입의 고밀도 플라즈마 식각장비(High Density Plasma Etcher)를 사용하여 식각하고, 에천트(Etchant)로는 CF4, SF6 및 C2F6 과 같이 불소(Fluorine; F) 계열의 가스를 사용하여 가스 응집을 방지한다. 이는 불소 계열의 에천트로 식각을 실시할 때 발생하는 가스응집은 대기 중에 노출되어도 산소 또 는 질소와 쉽게 반응하지 않고, 대기 중으로 쉽게 발산되기 때문에 가스응집에 의한 식각 베리어를 형성하지 않는다. 상술한 가스응집이란, 식각가스를 이용하여 도전막을 식각할 경우 발생하는 폴리머성 물질과 식각가스들이 반응하여 형성된 응집체를 지칭한다.In the present invention, the second conductive film 122, the dielectric film 120, and the first conductive film 116 are sequentially etched in the same etching chamber. Specifically, using an Inductively Coupled Plasma (ICP), Electron Cyclotron Resonance (ECR), Magnetically Enhanced Reactive Ion Etching (MERIE) type High Density Plasma Etcher (etch), and as an etchant (CF) Fluorine (F) -based gases such as 4 , SF 6 and C 2 F 6 are used to prevent gas agglomeration. This does not form an etch barrier due to gas coagulation because gas coagulation generated by etching with fluorine-based etchant does not easily react with oxygen or nitrogen even when exposed to the air and is easily released into the air. The above-described gas agglomeration refers to an aggregate formed by reacting the polymer material and the etching gases generated when the conductive film is etched using the etching gas.

예컨대, 고밀도 플라즈마 식각장비를 사용하여 브레이크 쓰루 스텝(Break Through Step)을 적용하여 제 2 전도막(122) 상부에 형성된 자연산화막을 식각하는데, 7mT의 압력, 300W의 소스파워, 90W의 바이어스 파워와 20℃의 온도하에서 100sccm의 C2F6 가스를 사용하여 자연산화막을 제거한다. 다음으로, 주식각을 다음과 같은 식각조건으로 실시한다. 7mT의 압력, 380W의 소스 파워, 80W의 바이어스 파워와 20℃의 온도하에서 60sccm의 SF6 가스와 8sccm의 N2 가스를 이용하여 제 2 전도막(122)을 식각한다. 동일한 챔버 내에서 브레이크 쓰루 스텝공정을 적용하여 유전막(120)을 제거한다. 7mT의 압력, 300W의 소스파워, 90W의 바이어스 파워와 20℃의 온도하에서 100sccm의 C2F6 가스를 이용하여 유전막(120)을 식각한다. 다음으로, 주식각과 과도식각을 실시하여 제 1 전도막(116)을 제거한다. 주식각은 7mT의 압력, 380W의 소스 파워, 80W의 바이어스 파워와 20℃의 온도하에서 110sccm의 Cl2 가스와 8sccm의 N2 가스를 이용하여 제 1 전도막(116)을 식각한다. 과도식각은 5mT의 압력, 300W의 소스 파워, 60W의 바이어스 파워와 20℃의 온도하에서 17sccm의 Cl2 가스와 8sccm의 O2 가스를 이용하여 잔류하는 제 1 전도막(116)을 제거한다. 상 술한 식각조건 하에서 주변회로 영역(B) 상에 형성된 제 2 전도막(124), 유전막(120) 및 제 1 전도막(116)을 동일 챔버 내에서 한번에 식각한다. For example, a high density plasma etching apparatus is used to etch a natural oxide film formed on the second conductive layer 122 by applying a break through step. The pressure of 7 mT, the source power of 300 W, the bias power of 90 W, The native oxide film is removed using 100 sccm C 2 F 6 gas at a temperature of 20 ° C. Next, the stock angle is subjected to the following etching conditions. The second conductive film 122 is etched using 60 sccm SF 6 gas and 8 sccm N 2 gas under a pressure of 7 mT, a source power of 380 W, a bias power of 80 W, and a temperature of 20 ° C. The dielectric film 120 is removed by applying a break-through step in the same chamber. The dielectric film 120 is etched using 100 sccm of C 2 F 6 gas under a pressure of 7 mT, a source power of 300 W, a bias power of 90 W, and a temperature of 20 ° C. Next, the first conductive film 116 is removed by performing a stock angle and a transient etching. The stock angle etches the first conductive film 116 using 110 sccm Cl 2 gas and 8 sccm N 2 gas under a pressure of 7 mT, a source power of 380 W, a bias power of 80 W, and a temperature of 20 ° C. Transient etching removes the remaining first conductive film 116 using 17 sccm Cl 2 gas and 8 sccm O 2 gas under a pressure of 5 mT, a source power of 300 W, a bias power of 60 W, and a temperature of 20 ° C. Under the etching conditions described above, the second conductive layer 124, the dielectric layer 120, and the first conductive layer 116 formed on the peripheral circuit region B are etched at once in the same chamber.

또한 제 2 전도막(122) 식각은 에치백 타겟을 1200 내지 1400Å으로 하여 실시하고, 제 1 전도막(116) 식각은 산화막에 대한 높은 식각선택비를 갖도록 하여 하부 반도체 기판의 손상을 방지한다. In addition, etching of the second conductive layer 122 may be performed using an etchback target of 1200 to 1400 kPa, and etching of the first conductive layer 116 may have a high etching selectivity with respect to the oxide layer to prevent damage to the lower semiconductor substrate.

도 3c를 참조하면, 제 2 감광막 패턴(124)을 제거함으로써, 셀 영역(A)에는 플래시 소자를 형성하고, 주변회로 영역(B)에는 주변회로 소자를 형성하기 위한 반도체 기판이 노출된다.
Referring to FIG. 3C, by removing the second photoresist layer pattern 124, a flash element is formed in the cell region A, and a semiconductor substrate for forming a peripheral circuit element is exposed in the peripheral circuit region B.

상술한 바와 같이, 본 발명은 주변회로 영역에 형성된 컨트롤 게이트용 도전막, 유전막 및 플로팅 게이트용 도전막을 동일한 식각 챔버내에서 한번의 식각공정을 실시하여 식각함으로써, 컨트롤 게이트용 도전막 식각 후 유전막 상부에 형성되었던 가스응집을 방지할 수 있다.As described above, according to the present invention, the control gate conductive film, the dielectric film, and the floating gate conductive film formed in the peripheral circuit region are etched by performing one etching process in the same etching chamber, so that the top of the dielectric film after the control film conductive film is etched. It is possible to prevent the gas agglomeration formed in the.

또한, 가스응집을 방지함으로써, 반도체 소자의 결함 발생을 방지할 수 있고, 소자의 특성이 저하를 막을 수 있으며, 수율 증가를 가져올 수 있다.In addition, by preventing gas agglomeration, it is possible to prevent the occurrence of defects in the semiconductor device, to prevent the deterioration of the characteristics of the device, and to increase the yield.

Claims (6)

셀 영역과 주변회로 영역으로 구분된 반도체 기판 상부에 터널 산화막 및 제 1 도전막을 순차적으로 증착한 다음 패터닝 공정을 실시하여 플로팅 게이트 전극을 형성하는 단계;Sequentially depositing a tunnel oxide film and a first conductive film on the semiconductor substrate divided into a cell region and a peripheral circuit region, and then performing a patterning process to form a floating gate electrode; 전체구조 상부에 유전막 및 제 2 도전막를 증착하는 단계;Depositing a dielectric film and a second conductive film on the entire structure; 상기 주변회로 영역을 개방하는 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern opening the peripheral circuit region; And 상기 주변회로 영역에 발생하는 결함을 방지하기 위해 불소 계열의 식각 가스를 이용하여 고밀도 플라즈마 식각 챔버 내에서 상기 주변회로 영역 상부에 형성된 상기 제 2 도전막, 상기 유전막 및 상기 제 1 도전막을 연속적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.In order to prevent defects occurring in the peripheral circuit region, the second conductive layer, the dielectric layer, and the first conductive layer formed on the peripheral circuit region are continuously etched in the high density plasma etching chamber using a fluorine-based etching gas. Method for manufacturing a semiconductor device comprising the step of. 제 1 항에 있어서,The method of claim 1, 상기 불소 계열의 식각 가스는 CF4, SF6 및 C2F6 중 적어도 어느 하나의 가스인 것을 특징으로 하는 반도체 소자의 제조 방법.The fluorine-based etching gas is a manufacturing method of a semiconductor device, characterized in that at least any one of CF 4 , SF 6 and C 2 F 6 gas. 제 1 항에 있어서, The method of claim 1, 상기 고밀도 플라즈마 식각 챔버는 TCP, ICP, ECR 또는 MERIE 타입의 고밀도 플라즈마 식각 장비인 것을 특징으로 하는 반도체 소자의 제조 방법.The high density plasma etching chamber is a manufacturing method of a semiconductor device, characterized in that the high-density plasma etching equipment of the TCP, ICP, ECR or MERIE type. 제 1 항에 있어서, The method of claim 1, 상기 주변회로 영역 상부에 형성된 상기 제 2 도전막의 식각은 7mT의 압력, 380W의 소스 파워, 80W의 바이어스 파워와 20℃의 온도하에서 60sccm의 SF6 가스와 8sccm의 N2 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The etching of the second conductive layer formed on the peripheral circuit region is performed by using 60 sccm SF 6 gas and 8 sccm N 2 gas under a pressure of 7 mT, a source power of 380 W, a bias power of 80 W, and a temperature of 20 ° C. The manufacturing method of the semiconductor element characterized by the above-mentioned. 제 1 항에 있어서, The method of claim 1, 상기 주변회로 영역 상부에 형성된 상기 유전막의 식각은 7mT의 압력, 300W의 소스파워, 90W의 바이어스 파워와 20℃의 온도하에서 100sccm의 C2F6 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The dielectric layer formed on the peripheral circuit region is etched using C 2 F 6 gas of 100 sccm under a pressure of 7 mT, a source power of 300 W, a bias power of 90 W, and a temperature of 20 ° C. Manufacturing method. 제 1 항에 있어서, The method of claim 1, 상기 주변회로 영역 상부에 형성된 상기 제 1 도전막의 식각은 산화막에 대한 높은 식각 선택비를 갖는 조건으로 7mT의 압력, 380W의 소스 파워, 80W의 바이 어스 파워와 20℃의 온도하에서 110sccm의 Cl2 가스와 8sccm의 N2 가스를 이용한 주식각을 실시하고, 5mT의 압력, 300W의 소스 파워, 60W의 바이어스 파워와 20℃의 온도하에서 17sccm의 Cl2 가스와 8sccm의 O2 가스를 이용하여 잔류하는 상기 제 1 도전막을 제거하는 과도식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The etching of the first conductive layer formed on the peripheral circuit region is performed at a pressure of 7 mT, a source power of 380 W, a bias power of 80 W, and a temperature of 110 ° C., Cl 2 gas at a temperature of 20 ° C. under conditions of high etching selectivity with respect to the oxide film. And a stock angle using 8 sccm of N 2 gas, and remain with 17 sccm of Cl 2 gas and 8 sccm of O 2 gas under a pressure of 5 mT, a source power of 300 W, a bias power of 60 W, and a temperature of 20 ° C. A method of manufacturing a semiconductor device, characterized in that for performing a transient etching to remove the first conductive film.
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