KR20060008145A - Semiconductor memory device - Google Patents

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KR20060008145A
KR20060008145A KR1020040057834A KR20040057834A KR20060008145A KR 20060008145 A KR20060008145 A KR 20060008145A KR 1020040057834 A KR1020040057834 A KR 1020040057834A KR 20040057834 A KR20040057834 A KR 20040057834A KR 20060008145 A KR20060008145 A KR 20060008145A
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김동근
도창호
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주식회사 하이닉스반도체
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Abstract

본 발명은 회로의 면적 증가없이 테스트모드 시 안정적으로 내부전원을 공급하여 테스트 시간을 줄일 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 발명으로 테스트모드신호를 생성하기 위한 테스트모드신호 생성수단; 내부전원을 인가받아 내부전원 레벨의 비트라인 프리차지 전압을 생성하기 위한 비트라인 프리차지전압 생성수단; 및 액티브 동작 시 공급되는 내부전원의 전류량을 스탠드바이 시 공급되는 전류량보다 많도록하되, 상기 테스트모드신호의 활성화 시에는 액티브 동작 시 공급되는 전류량을 공급하는 내부전원 공급수단을 구비하는 반도체메모리소자를 제공한다.
The present invention is to provide a semiconductor memory device that can reduce the test time by stably supplying the internal power in the test mode without increasing the area of the circuit, the invention for this purpose, the test mode signal generating means for generating a test mode signal; Bit line precharge voltage generation means for receiving an internal power supply and generating a bit line precharge voltage having an internal power supply level; And an internal power supply means for supplying a current amount of the internal power supplied during the active operation to be greater than a current supplied during the standby operation, and supplying the current amount supplied during the active operation when the test mode signal is activated. to provide.

스탠드바이, 로우 카피 테스트모드, 전류량, 선택, 프리차지전압Standby, Low Copy Test Mode, Current, Select, Precharge Voltage

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE} Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}             

도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도.1 is a block diagram of a semiconductor memory device according to the prior art.

도 2는 도 1의 스탠드바이 드라이빙부의 내부 회로도.FIG. 2 is an internal circuit diagram of the standby driving unit of FIG. 1. FIG.

도 3은 도 1의 액티브 드라이빙부의 내부 회로도.3 is an internal circuit diagram of the active driving unit of FIG. 1.

도 4는 본 발명의 일 실시예에 따른 반도체메모리소자의 블록 구성도.4 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.

도 5는 도 4의 액티브 드라이빙부의 내부 회로도.
5 is an internal circuit diagram of the active driving unit of FIG. 4.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 테스트모드신호 생성부100: test mode signal generator

200 : 비트라인 프리차지전압 생성부200: bit line precharge voltage generation unit

300 : 내부전원 공급부
300: internal power supply

본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트모드 동작 수행 시 안정적으로 내부전원을 공급하는 반도체메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device which stably supplies internal power when performing a test mode operation.

일반적으로 반도체 메모리 소자는 모드에 따라 소모되는 전류량이 다르므로, 스탠드바이 모드 와, 외부로 부터 커맨드 입력으로 인해 동작이 수행되는 액티브 모드에서 엑티브 드라이버를 추가로 사용하도록 구성되어 있다.In general, since the amount of current consumed varies according to modes, the semiconductor memory device is configured to additionally use an active driver in a standby mode and an active mode in which an operation is performed by a command input from the outside.

즉, 스탠드바이 시에는 전류소모가 적어 빠른 반응시간(Response Time)을 요In other words, it consumes less current during standby, requiring a faster response time.

구하지 않으므로 구동능력이 작은 스탠드바이용 드라이버를 사용하며, 액티브 시에는 전류소모가 커서 반응시간이 빨라야하므로 큰 구동능력을 갖는 액티브용 드라이버를 추가로 사용한다.As it is not required, a driver for standby is used which has a small driving ability, and an active driver having a large driving capability is additionally used because a response time must be fast due to a large current consumption when active.

도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도이다.1 is a block diagram of a semiconductor memory device according to the prior art.

도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 내부전원(VCORE)을 공급하되, 액티브 동작 시 공급되는 내부전원(VCORE)의 전류량이 스탠드바이 동작 시 보다 많이 공급되도록 하는 내부전원 공급부(10)와, 테스트모드신호(tm)를 생성하기 위한 테스트모드신호 생성부(20)와, 내부전원(VCORE)을 인가받아 비트라인 프리차지전압(VBLP)을 기 위한 비트라인 프리차지전압 생성부(30)를 구비한다.Referring to FIG. 1, the semiconductor memory device according to the related art supplies an internal power source VCORE, but an internal power supply unit 10 that supplies a larger amount of current of the internal power source VCORE supplied during an active operation than a standby operation. ), A test mode signal generator 20 for generating a test mode signal tm, and a bit line precharge voltage generator for applying a bit line precharge voltage VBLP by receiving an internal power supply VCORE ( 30).

그리고 내부전원 생성부(10)는 소자의 실질적 동작이 없는 스탠드바이 동작 용으로서 내부전원(VCORE)의 전류량을 적게 공급하기 위한 스탠드바이 드라이빙부(12)와, 액티브 동작 용으로서 내부전원(VCORE)의 전류량을 스탠드바이 동작 시 보다 많이 공급하기 위한 액티브 드라이빙부(14)를 구비한다.The internal power generator 10 is a standby driving unit 12 for supplying a small amount of current of the internal power source VCORE for standby operation without substantially operating the device, and an internal power source VCORE for active operation. It is provided with an active driving unit 14 for supplying a larger amount of current in the standby operation.

참고적으로, 테스트모드에서는 동일 로(row)에 연결된 복수의 메모리셀을 일시에 액티브시켜 데이터를 저장하거나, 데이터를 읽는 동작을 수행하므로, 메모리 셀 트랜지스터가 받는 스트레스를 강화하기 위한 것으로, 비트라인 쌍(BL, /BL)에 전원전압 VSS 또는 VCORE를 인가하며,이를 로-카피-테스트모드(Row-Copy-Test-Mode)라고 한다.For reference, in the test mode, a plurality of memory cells connected to the same row are temporarily activated to store data or read data, thereby enhancing stress of the memory cell transistor. The supply voltage VSS or VCORE is applied to the pair BL and / BL, which is referred to as a low-copy-test-mode.

또한, 반도체메모리소자는 액티브 동작를 감지하여 액티브구동신호(act_en)를 생성하므로써 액티브 드라이빙부(14)를 구동시키기 위한 액티브 구동제어부(40)를 더 구비한다.In addition, the semiconductor memory device may further include an active driving controller 40 for driving the active driving unit 14 by generating an active driving signal act_en by sensing an active operation.

도 2는 도 1의 스탠드바이 드라이빙부(12)의 내부 회로도이다.FIG. 2 is an internal circuit diagram of the standby driving unit 12 of FIG. 1.

도 2를 참조하면, 스탠드바이 드라이빙부(12)는 스탠드바이 구동신호(std_en)에 응답하여 기준전압(VREF)과 내부전원(VCORE)에 대한 피드백전압(V_fd)과의 레벨 차이를 감지하기 위한 레벨 감지부(12a)와, 레벨감지부(12a)의 출력신호에 제어받아 내부전원(VCORE)을 공급하기 위한 드라이버(PM1)와, 내부전원(VCORE)에 대해 일정 비율을 갖는 피드백 전압(V_fd)을 출력하기 위한 피드백부(12b)를 구비한다.Referring to FIG. 2, the standby driving unit 12 may detect a level difference between the reference voltage VREF and the feedback voltage V_fd for the internal power source VCORE in response to the standby driving signal std_en. The driver PM1 for supplying the internal power source VCORE under the control of the level detector 12a, the output signal of the level sensor 12a, and the feedback voltage V_fd having a predetermined ratio with respect to the internal power source VCORE. ) Is provided with a feedback unit 12b.

도 3은 도 1의 액티브 드라이빙부(14)의 내부 회로도이다.3 is an internal circuit diagram of the active driving unit 14 of FIG. 1.

도 3를 참조하면, 액티브 드라이빙부(14)는 액티브 구동신호(act_en)에 응답하여 기준전압(VREF)과 내부전원(VCORE)에 의한 피드백전압(V_fd)과의 레벨 차이를 감지하기 위한 레벨 감지부(14a)와, 레벨 감지부(14a)의 출력신호에 제어받아 내부전원(VCORE)을 공급하기 위한 드라이버(PM2)와, 내부전원(VCORE)에 대해 일정비율에 갖는 피드백전압(V_fd)을 출력하기 위한 피드백부(14b)를 구비한다.Referring to FIG. 3, the active driving unit 14 detects a level difference for detecting a level difference between the reference voltage VREF and the feedback voltage V_fd by the internal power source VCORE in response to the active driving signal act_en. The driver PM2 for supplying the internal power source VCORE under the control of the unit 14a, the output signal of the level detecting unit 14a, and the feedback voltage V_fd having a constant ratio with respect to the internal power source VCORE are provided. A feedback section 14b for outputting is provided.

동작을 간략히 살펴보면, 테스트모드신호(tm)가 비활성화된 경우에는 비트라 인 프리차지전압 생성부(30)는 내부전원(VCORE)을 인가받아 비트라인 쌍(BL, /BL)을 프리차지시킬 때 사용되는 비트라인 프리차지전압(VBLP)을 생성한다. Referring to the operation briefly, when the test mode signal tm is inactivated, the bit line precharge voltage generator 30 receives the internal power supply VCORE to precharge the bit line pairs BL and / BL. Generate the bit line precharge voltage (VBLP) used.

그리고, 테스트모드신호 생성부(tm)가 테스트모드신호(tm)를 활성화시키면, 비트라인 프리차지전압 생성부(30)가 이에 응답하여 내부전원(VCORE)레벨의 비트라인 프리차지전압(VBLP)을 생성한다. 또한, 메모리소자는 테스트모드신호에 응답하여 동일 경로에 연결된 복수의 메모리셀을 액티브시키고, 디-액티브시켜 셀의 스트레스를 강화시키는 테스트 동작을 수행한다.When the test mode signal generator tm activates the test mode signal tm, the bit line precharge voltage generator 30 responds to the bit line precharge voltage VBLP of the internal power supply (VCORE) level. Create In addition, the memory device performs a test operation of activating and de-activating a plurality of memory cells connected to the same path in response to the test mode signal to enhance stress of the cell.

한편, 테스트모드는 읽기 또는 쓰기와 같은 액티브 동작에 포함되지 않는다. 따라서, 액티브 구동신호(act_en)가 비활성화되고, 활성화되어 있는 스탠드바이 구동신호(std_en)에 의해서 스탠드바이 드라이빙부(12)가 구동되어 내부전원(VCORE)이 공급된다.On the other hand, the test mode is not included in an active operation such as reading or writing. Accordingly, the active driving signal act_en is deactivated, and the standby driving unit 12 is driven by the activated standby driving signal std_en to supply the internal power VCORE.

그런데, 점차 메모리칩의 용량이 커지는 추세에 따라, 테스트모드의 수행 시 요구되는 전류량이 증가하고 있다.However, as the capacity of the memory chip is gradually increased, the amount of current required to perform the test mode is increasing.

따라서, 전술한 바와 같은 종래기술을 사용하여 테스트모드를 수행하면, 테스트모드에서 필요로하는 전류가 충분히 공급되기까지 많은 시간이 필요하므로 테스트시간이 길어진다. Therefore, when the test mode is performed using the conventional technique as described above, the test time is long because a large amount of time is required until the current required in the test mode is sufficiently supplied.

또한, 이러한 문제를 해결하고자 테스트모드 시 구동되는 드라이빙부를 추가할 수 있으나, 메모리 칩은 드라이빙부의 추가로 인한 면적 손실을 갖게된다.
In addition, in order to solve this problem, a driving unit driven in the test mode may be added, but the memory chip has an area loss due to the addition of the driving unit.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 회로의 면적 증가없이 테스트모드 시 안정적으로 내부전원을 공급하여 테스트 시간을 줄일 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a semiconductor memory device that can reduce the test time by stably supplying the internal power in the test mode without increasing the area of the circuit.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체메모리소자는 테스트모드신호를 생성하기 위한 테스트모드신호 생성수단; 상기 테스트모드신호에 응답하여 내부전원을 사용하여 다양한 레벨의 비트라인 프리차지 전압을 생성하기 위한 비트라인 프리차지전압 생성수단; 및 액티브 동작 시 공급되는 내부전원의 전류량을 스탠드바이 시 공급되는 전류량보다 많도록하되, 상기 테스트모드신호의 활성화 시에는 액티브 동작 시 공급되는 전류량을 공급하는 내부전원 공급수단을 구비한다.According to an aspect of the present invention, there is provided a semiconductor memory device, comprising: test mode signal generation means for generating a test mode signal; Bit line precharge voltage generation means for generating bit line precharge voltages of various levels using an internal power supply in response to the test mode signal; And an internal power supply means for supplying a current amount of the internal power supplied during the active operation to be greater than the current supplied during the standby operation, and supplying the current amount supplied during the active operation when the test mode signal is activated.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일 실시예에 따른 반도체메모리소자의 블록 구성도이다. 4 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.

도 4를 참조하면, 테스트모드신호(tm)를 생성하기 위한 테스트모드신호 생성부(100)와, 내부전원(VCORE)을 인가받아 내부전원(VCORE) 레벨의 비트라인 프리차지 전압(VBLP)을 생성하기 위한 비트라인 프리차지전압 생성부(200)와, 액티브 동작 시 공급되는 내부전원(VCORE)의 전류량을 스탠드바이 시 공급되는 전류량보다 많도록하되, 테스트모드신호(tm)의 활성화 시에는 액티브 동작 시 공급되는 전류량을 공급하는 내부전원 공급부(300)를 구비한다.Referring to FIG. 4, the test mode signal generator 100 for generating the test mode signal tm and the bit line precharge voltage VBLP of the internal power source VCORE level are applied by receiving the internal power source VCORE. The bit line precharge voltage generation unit 200 for generating and the amount of current of the internal power supply VCORE supplied during active operation is greater than the amount of current supplied during standby, but active when the test mode signal tm is activated. An internal power supply 300 for supplying the amount of current supplied during operation is provided.

그리고 내부전원 공급부(300)는 스탠드바이 동작 시 활성화되는 스탠드바이구동신호(std_en)에 응답하여 내부전원(VCORE)을 공급하기 위한 스탠드바이 드라이빙부(320)와, 액티브 동작 시 활성화되는 액티브신호(act)와 테스트모드신호(tm)에 응답하여 내부전원(VCORE)을 공급하기 위한 액티브 드라이빙부(340)를 구비한다.The internal power supply unit 300 is a standby driving unit 320 for supplying the internal power source VCORE in response to the stand-by driving signal std_en activated during the standby operation, and an active signal acting during the active operation. And an active driving unit 340 for supplying the internal power source VCORE in response to the test mode signal tm.

참고적으로, 본 발명에 따른 반도체메모리소자는 액티브 동작를 감지하여 액티브신호(act)를 생성하므로써 액티브 드라이빙부(320)를 구동시키기 위한 액티브 구동제어부(400)를 더 구비한다.For reference, the semiconductor memory device according to the present invention further includes an active driving controller 400 for driving the active driving unit 320 by generating an active signal by detecting an active operation.

도 5는 도 4의 액티브 드라이빙부(340)의 내부 회로도이다.FIG. 5 is an internal circuit diagram of the active driving unit 340 of FIG. 4.

도 5를 참조하면, 액티브 드라이빙부(340)는 액티브신호(act)와 테스트모드신호(tm)를 입력받아 액티브구동신호(act_en)를 생성하기 위한 제어신호 생성부(342)와, 액티브구동신호(act_en)에 응답하여 액티브되어 기준전압(VREF)과 내부전원(VCORE)에 대한 피드백전압(V_fd)과의 레벨 차이를 감지하기 위한 레벨감지부(344)와, 레벨 감지부(344)에 제어받아 내부전원(VCORE)을 공급하기 위한 드라이버(PM2)와, 내부전원(VCORE)에 대해 일정비율에 갖는 피드백전압(V_fd)을 출력하기 위한 피드백부(346)를 구비한다.Referring to FIG. 5, the active driving unit 340 receives the active signal act and the test mode signal tm, and generates a control signal generation unit 342 for generating an active driving signal act_en, and an active driving signal. It is activated in response to (act_en) and controls the level detector 344 and the level detector 344 for detecting a level difference between the reference voltage VREF and the feedback voltage V_fd for the internal power supply VCORE. A driver PM2 for supplying the internal power source VCORE, and a feedback unit 346 for outputting a feedback voltage V_fd having a constant ratio with respect to the internal power source VCORE.

그리고 제어신호 생성부(342)는 액티브신호(act)와 테스트모드신호(tm)를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전시켜 액티브구동신호(act_en)를 생성하기 위한 인버터(I1)를 구비한다. The control signal generator 342 inverts the NOR gate NR1 having the active signal act and the test mode signal tm as an input, and the output signal of the NOR gate NR1 to invert the active driving signal act_en. An inverter I1 for generating is provided.                     

액티브신호(act) 또는 테스트모드신호(tm)가 활성화되면, 제어신호 생성부(342)에 이에 응답하여 액티브구동신호(act_en)를 생성하여 레벨감지부(344) 및 드라이버(PM2)를 통해 내부전원(VCORE)이 공급되도록 한다.When the active signal act or the test mode signal tm is activated, the control signal generator 342 generates an active driving signal act_en in response to the internal signal through the level sensor 344 and the driver PM2. Make sure that the power source VCORE is supplied.

그러므로 전술한 본 발명에 따른 반도체메모리소자는 테스트모드 시 스탠드바이 드라이빙부(320) 뿐만 아니라 액티브 드라이빙부(340)도 함께 구동하여 내부전원(VCORE)을 공급하므로써, 내부전원(VCORE) 레벨의 프리차지전압(VBLP)을 생성하는데 필요로 하는 충분한 전류량을 공급하여 테스트시간이 길어지는 문제점을 해결할 수 있다.Therefore, the above-described semiconductor memory device according to the present invention supplies the internal power source VCORE by driving not only the standby driving unit 320 but also the active driving unit 340 together in the test mode, thereby freeing the internal power source VCORE level. It is possible to solve the problem of prolonged test time by supplying a sufficient amount of current required to generate the charge voltage (VBLP).

또한, 테스트모드 동작 시 내부전원을 공급하기 위한 드라이빙부를 별도로 구비하지 않아도 되므로, 이로인한 면적손실이 발생하지 않는다.In addition, since it is not necessary to separately provide a driving unit for supplying the internal power during the test mode operation, there is no area loss.

전술한 발명에서는 로-카피-테스트모드로 복수의 메모리셀이 액티브되는 경우를 예로써 설명하였으나, 이에 의해 제한받지 않는바 본 발명은 테스트모드에서 복수의 셀이 액티브되는 경우에 모두 적용 가능하다.In the above-described invention, the case where the plurality of memory cells are activated in the low-copy-test mode has been described as an example. However, the present invention is not limited thereto, and thus the present invention can be applied to the case where the cells are activated in the test mode.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 테스트모드 시에는 액티브 동작 시 구동되는 액티브 드라 이빙부를 사용하여 내부전원을 공급하므로, 테스트에 의해 요구되는 전류량을 충분히 공급할 수 있어 테스트시간을 줄일 수 있다. 또한, 액티브 동작 시 사용되는 액티브 드라이빙부를 사용하므로, 회로 면적에 있어 손실이 발생되지 않는다.
In the above-described present invention, since the internal power is supplied using the active driver driven during the active operation in the test mode, the amount of current required by the test can be sufficiently supplied, thereby reducing the test time. In addition, since the active driving unit used in the active operation is used, no loss occurs in the circuit area.

Claims (8)

테스트모드신호를 생성하기 위한 테스트모드신호 생성수단;Test mode signal generating means for generating a test mode signal; 내부전원을 인가받아 상기 내부전원 레벨의 비트라인 프리차지 전압을 생성하기 위한 비트라인 프리차지전압 생성수단; 및Bit line precharge voltage generation means for receiving an internal power source to generate a bit line precharge voltage of the internal power level; And 액티브 동작 시 공급되는 내부전원의 전류량을 스탠드바이 시 공급되는 전류량보다 많도록하되, 상기 테스트모드신호의 활성화 시에는 액티브 동작 시 공급되는 전류량을 공급하는 내부전원 공급수단Internal power supply means for supplying a current amount of the internal power supplied during the active operation more than the current supplied during the standby mode, the supply of the current supplied during the active operation when the test mode signal is activated 을 구비하는 반도체메모리소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 테스트모드는 동일 로에 연결된 복수의 메모리셀을 일시에 액티브시켜 데이터를 저장하거나, 또는 읽는 동작을 수행하므로, 메모리 셀 트랜지스터가 받는 스트레스를 강화하기 위한 것으로, 비트라인 쌍에 제1 전원전압 또는 제2 전원전압을 인가하는 것을 특징으로 하는 반도체메모리소자.The test mode is used to temporarily store or read data by activating a plurality of memory cells connected to the same furnace at a time, thereby reinforcing stress applied to the memory cell transistors. 2. A semiconductor memory device characterized by applying a power supply voltage. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 내부전원 공급수단은,The internal power supply means, 상기 스탠드바이 동작 시 활성화되는 스탠드바이구동신호에 응답하여 내부전원을 공급하기 위한 스탠드바이 드라이빙부와,Standby driving unit for supplying the internal power in response to the stand-by driving signal activated during the standby operation, 상기 액티브 동작 시 활성화되는 액티브신호와 상기 테스트모드신호에 응답하여 내부전원을 공급하기 위한 액티브 드라이빙부An active driving unit for supplying internal power in response to an active signal activated during the active operation and the test mode signal 를 구비하는 반도체메모리소자.A semiconductor memory device having a. 제3항에 있어서,The method of claim 3, 상기 테스트모드 동작 시에는 상기 스탠드바이 드라이빙부와, 상기 액티브 드라이빙부가 함께 구동되어 내부전원을 공급하는 것을 특징으로 하는 반도체메모리소자.The stand-by driving unit and the active driving unit are driven together to supply internal power during the test mode operation. 제4항에 있어서,The method of claim 4, wherein 상기 액티브 드라이빙부는,The active driving unit, 상기 액티브신호와 상기 테스트모드신호를 입력받아 액티브구동신호를 생성하기 위한 제어신호 생성부와,A control signal generator for receiving the active signal and the test mode signal and generating an active driving signal; 상기 액티브구동신호에 응답하여 액티브되어 기준전압과 내부전원에 대한 피드백 전압과의 레벨 차이를 감지하기 위한 레벨감지부와,A level sensing unit which is activated in response to the active driving signal and senses a level difference between a reference voltage and a feedback voltage for an internal power supply; 상기 레벨 감지부에 제어받아 내부전원을 공급하기 위한 제1 드라이버A first driver controlled by the level sensing unit to supply internal power 를 구비하는 반도체메모리소자.A semiconductor memory device having a. 제5항에 있어서,The method of claim 5, 상기 제어신호 생성부는,The control signal generator, 상기 액티브신호와 상기 테스트모드신호를 입력으로 갖는 노어게이트와, 상기 노어게이트의 출력신호를 반전시켜 상기 액티브구동신호를 생성하기 위한 인버터를 구비하는 반도체메모리소자.A NOR gate having the active signal and the test mode signal as an input, and an inverter for inverting the output signal of the NOR gate to generate the active driving signal. 제6항에 있어서,The method of claim 6, 상기 스탠드바이 드라이빙수단은,The standby driving means, 상기 스탠드바이구동신호에 액티브되어, 기준전압과 내부전원에 대한 피드백전압의 레벨 차이를 감지하기 위한 레벨감지부와,A level sensing unit which is activated by the stand-by driving signal and detects a level difference between a reference voltage and a feedback voltage to an internal power supply; 상기 레벨감지부의 출력신호에 응답하여 내부전원을 공급하기 위한 제2 드라이버A second driver for supplying internal power in response to an output signal of the level sensing unit 를 구비하는 반도체메모리소자.A semiconductor memory device having a. 제7항에 있어서,The method of claim 7, wherein 액티브 구간에서 상기 액티브 드라이빙부를 구동시키기 위한 액티브신호를 생성하는 액티브 구동제어부를 더 구비하는 것을 특징으로 하는 반도체메모리소자.And an active driving controller configured to generate an active signal for driving the active driving unit in an active period.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761371B1 (en) * 2006-06-29 2007-09-27 주식회사 하이닉스반도체 Active driver
KR100780640B1 (en) * 2006-09-28 2007-11-30 주식회사 하이닉스반도체 Semiconductor memory device
KR100853486B1 (en) * 2007-04-06 2008-08-21 주식회사 하이닉스반도체 Semiconductor memory device for controlling bit-line pairs
KR101013443B1 (en) * 2007-11-09 2011-02-14 주식회사 하이닉스반도체 Semiconductor Memory Apparatus with Test Circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761371B1 (en) * 2006-06-29 2007-09-27 주식회사 하이닉스반도체 Active driver
US7619946B2 (en) 2006-06-29 2009-11-17 Hynix Semiconductor Inc. Active driver for use in semiconductor device
KR100780640B1 (en) * 2006-09-28 2007-11-30 주식회사 하이닉스반도체 Semiconductor memory device
KR100853486B1 (en) * 2007-04-06 2008-08-21 주식회사 하이닉스반도체 Semiconductor memory device for controlling bit-line pairs
US7826289B2 (en) 2007-04-06 2010-11-02 Hynix Semiconductor Inc. Semiconductor memory device and method for driving the same
KR101013443B1 (en) * 2007-11-09 2011-02-14 주식회사 하이닉스반도체 Semiconductor Memory Apparatus with Test Circuit
US7916565B2 (en) 2007-11-09 2011-03-29 Hynix Semiconductor Inc. Semiconductor memory device having test circuit

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