KR20060007801A - Internal voltage generation circuit - Google Patents

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Abstract

외부 전압 검출부; 상기 외부 전압 검출부의 출력을 지연시키기 위한 지연부; 상기 검출부의 출력과 지연부의 출력에 따라 논리 신호를 생성하기 위한 논리 소자; 및 상기 논리 소자의 출력에 따라 외부 전압을 따라가는 내부 전압을 생성하거나 기준 전압에 따라 변화되는 내부 전압을 생성하기 위한 내부 전압 발생부를 포함하는 반도체 메모리 소자의 내부 전압 발생 회로가 개시된다.
An external voltage detector; A delay unit for delaying an output of the external voltage detector; A logic element for generating a logic signal in accordance with an output of the detector and an output of the delay unit; And an internal voltage generator configured to generate an internal voltage that follows an external voltage according to an output of the logic device or to generate an internal voltage that changes according to a reference voltage.

내부 전압 발생 회로, 지연, 변곡Internal voltage generator circuit, delay, inflection

Description

내부 전압 발생 회로{Internal voltage generation circuit}Internal voltage generation circuit

도 1 은 종래 기술에 따른 내부 전압 발생회로도이다.1 is an internal voltage generation circuit diagram according to the prior art.

도 2 및 도 3 은 도 1의 동작 설명을 위한 그래프이다.2 and 3 are graphs for explaining the operation of FIG.

도 4 는 본 발명에 따른 내부 전압 발생 회로도이다.4 is an internal voltage generation circuit diagram according to the present invention.

도 5 는 도 4의 지연부의 상세 회로도이다.5 is a detailed circuit diagram of a delay unit of FIG. 4.

도 6 및 도 7 은 도 4의 동작 설명을 위한 그래프이다.6 and 7 are graphs for describing the operation of FIG. 4.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 및 40: 외부 전압 검출부 20: 내부 전압 생성부10 and 40: external voltage detector 20: internal voltage generator

30: 비교기 50: 지연부30: comparator 50: delay unit

본 발명은 반도체 메모리 소자의 내부 전압 발생 회로에 관한 것으로, 특히 저 전압용 반도체 메모리 소자에서 전압 변화에 따른 스피드 특성을 개선할 수 있는 내부 전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an internal voltage generator circuit of a semiconductor memory device, and more particularly, to an internal voltage generator circuit capable of improving speed characteristics due to voltage changes in a low voltage semiconductor memory device.

최근 반도체 메모리 소자는 저 전압(Low VDD)용으로 개발되고 있다. 따라서 저 전압시의 반도체 소자의 특성 개선은 설계 회로에서의 중요한 문제로 부각되고 있다. Recently, semiconductor memory devices have been developed for low voltage (Low VDD). Therefore, the improvement of the characteristics of the semiconductor element at low voltage is emerging as an important problem in the design circuit.

도 1 은 종래 기술에 따른 반도체 소자의 내부 전압 발생 회로도이다. 도 1과 같은 종래의 내부 전압 발생회로는 일정한 저 전압(Low VDD)까지는 외부 전압(VDD)과 동일하게 내부 전압(Vint)을 생성하며 일정 전압 이상부터는 내부 전압의 기준 전압(VREF)에 의해 내부 전압을 생성한다. 즉, 외부 전압 검출부(10)에서 외부 전압(VDD)의 레벨을 검출하여 검출 신호(LVDD)를 생성한다. 일정한 외부 전압(VDD)까지는 검출 신호(LVDD)가 하이 레벨을 유지하게 되므로 인버터(G1)의 출력은 로우 상태가 된다. 그러므로 NMOS 트랜지스터(MP2)가 턴온되어 내부 전압(Vint)은 외부 전압(VDD)을 따라가게 된다.1 is an internal voltage generation circuit diagram of a semiconductor device according to the prior art. The conventional internal voltage generation circuit as shown in FIG. 1 generates an internal voltage Vint up to a constant low voltage VDD, which is the same as the external voltage VDD, and internally generates the internal voltage Vint above a predetermined voltage by the reference voltage VREF of the internal voltage. Generate a voltage. That is, the external voltage detector 10 detects the level of the external voltage VDD to generate the detection signal LVDD. Since the detection signal LVDD maintains the high level up to a constant external voltage VDD, the output of the inverter G1 goes low. Therefore, the NMOS transistor MP2 is turned on so that the internal voltage Vint follows the external voltage VDD.

외부 전압(VDD)의 일정 레벨 이상에서는 검출 신호(LVDD)가 로우 상태를 유지하므로 인버터(G1)의 출력은 하이 상태를 유지한다. 그러므로 이때에는 내부 전압 발생부(20)에서 내부 전압(Vint)을 생성하게 된다. 인버터(G1)의 출력에 의해 PMOS 트랜지스터(MP2)가 턴오프된다. 비교기(30)의 출력에 따라 PMOS 트랜지스터(MP1)의 동작이 결정되고, PMOS 트랜지스터(MP1) 및 NMOS 트랜지스(Q1 및 Q2)에 의해 분배된 전압이 내부 전압(Vint)이 된다.Since the detection signal LVDD maintains a low state at or above a predetermined level of the external voltage VDD, the output of the inverter G1 maintains a high state. Therefore, at this time, the internal voltage generator 20 generates the internal voltage Vint. The PMOS transistor MP2 is turned off by the output of the inverter G1. The operation of the PMOS transistor MP1 is determined according to the output of the comparator 30, and the voltage divided by the PMOS transistor MP1 and the NMOS transistors Q1 and Q2 becomes the internal voltage Vint.

NMOS트랜지스터(Q1)와 NMOS트랜지스터(Q2)의 접속 노드(N1)의 전위가 비교기(30)의 비반전 단자(+)에 제공되며 기준 전압(VREF)이 된다. PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(Q1)의 접속 노드의 전위가 비교기(30)의 반전단자(-)에 제공된다. 비교기(30)는 기준전압(VREF)보다 반전 단자(-)의 전위가 높 은가에 따라 PMOS 트랜지스터(MP1)를 제어하는 신호를 출력하게 된다. 즉, 내부 전압(Vint)이 기준 전압(VREF)보다 낮으면 PMOS트랜지스터(MP1)가 턴온되고 그 반대이면 PMOS 트랜지스터(MP1)는 턴오프된다. 이러한 동작에 의해 내부 전압이 생성된다.  The potential of the connection node N1 of the NMOS transistor Q1 and the NMOS transistor Q2 is provided to the non-inverting terminal + of the comparator 30 and becomes the reference voltage VREF. The potential of the connection node of the PMOS transistor MP1 and the NMOS transistor Q1 is provided to the inverting terminal (-) of the comparator 30. The comparator 30 outputs a signal for controlling the PMOS transistor MP1 depending on whether the potential of the inverting terminal (−) is higher than the reference voltage VREF. That is, when the internal voltage Vint is lower than the reference voltage VREF, the PMOS transistor MP1 is turned on, and when the internal voltage Vint is lower, the PMOS transistor MP1 is turned off. This operation produces an internal voltage.

그런데, 도 2에 도시된 바와 같이 내부 전압(Vint)은 초기에는 외부 전압(VDD)을 따라 가다가 일정 시점에 레벨이 떨어지는 변곡점을 갖는 특성을 갖게 된다. 그로인해 도 3에 도시된 외부 전압에 따른 스피드 특성을 나타내는 그래프에 도시된 바와 같이 내부 전압(Vint)의 급격한 변화에 의해 일정 구간에서 내부 전압이 패일 영역으로 진입하는 현상이 발생된다. 즉, 저 전압 생성시 스피드 향상은 있지만 변곡점이 공정 및 소자 파라미터에 따라 변하게 되어 외부 전압 스펙에 따른 마진을 확보할 수 없는 단점이 있다. 도3에서 점선(a)은 외부 전압 검출부(10)가 없을 때의 외부 전압에 따른 스피드 특성을 나타낸다. However, as shown in FIG. 2, the internal voltage Vint initially has an inflection point that goes along the external voltage VDD and falls at a certain point in time. As a result, as shown in a graph illustrating a speed characteristic according to an external voltage shown in FIG. 3, a phenomenon in which an internal voltage enters a fail region in a predetermined period is caused by a sudden change in the internal voltage Vint. In other words, although the speed is improved when the low voltage is generated, the inflection point is changed according to the process and device parameters, and thus there is a disadvantage that a margin according to the external voltage specification cannot be secured. In FIG. 3, the dotted line a shows the speed characteristic according to the external voltage when the external voltage detector 10 is not present.

따라서 본 발명은 저 전압 생성시 변곡점의 발생을 완화시켜 외부 전압 스펙에 따른 마진을 확보할 수 있는 반도체 메모리 소자의 내부 전압 발생 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an internal voltage generation circuit of a semiconductor memory device capable of alleviating the generation of an inflection point when generating a low voltage to secure a margin according to an external voltage specification.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 내부 전압 발생 회로는 외부 전압 검출부;An internal voltage generation circuit of a semiconductor memory device according to the present invention for achieving the above object includes an external voltage detector;

상기 외부 전압 검출부의 출력을 지연시키기 위한 지연부; A delay unit for delaying an output of the external voltage detector;                     

상기 검출부의 출력과 지연부의 출력에 따라 논리 신호를 생성하기 위한 논리 소자; 및A logic element for generating a logic signal in accordance with an output of the detector and an output of the delay unit; And

상기 논리 소자의 출력에 따라 외부 전압을 따라가는 내부 전압을 생성하거나 기준 전압에 따라 변화되는 내부 전압을 생성하기 위한 내부 전압 발생부를 포함한다.And an internal voltage generator configured to generate an internal voltage that follows an external voltage according to an output of the logic element or to generate an internal voltage that varies according to a reference voltage.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4 는 본 발명에 따른 반도체 메모리 소자의 내부 전압 발생 회로도이다.4 is an internal voltage generation circuit diagram of a semiconductor memory device according to the present invention.

본 발명에 따른 내부 전압 발생 회로는 크게 내부 전압 발생부(20), 외부 전압 검출부(40) 및 지연부(50) 및 노아 게이트(G2)로 구성된다.The internal voltage generator circuit according to the present invention is largely composed of the internal voltage generator 20, the external voltage detector 40, the delay unit 50, and the NOR gate G2.

내부 전압 발생회로는 일정한 저 전압(Low VDD)까지는 외부 전압(VDD)과 동일하게 내부 전압(Vint)을 생성하며 일정 전압 이상부터는 내부 전압의 기준 전압(VREF)에 의해 내부 전압을 생성한다. 즉, 외부 전압 검출부(40)에서 외부 전압(VDD)의 레벨을 검출하여 검출 신호(LVDD)를 생성한다. 일정한 외부 전압(VDD)까지는 검출 신호(LVDD)가 하이 레벨을 유지하게 되므로 노아 게이트(G2)의 출력은 로우 상태가 된다. 그러므로 NMOS 트랜지스터(MP2)가 턴온되어 내부 전압(Vint)은 외부 전압(VDD)을 따라가게 된다.The internal voltage generating circuit generates the internal voltage Vint up to a constant low voltage VDD, the same as the external voltage VDD, and generates the internal voltage by the reference voltage VREF of the internal voltage from above the predetermined voltage. That is, the external voltage detector 40 detects the level of the external voltage VDD to generate the detection signal LVDD. Since the detection signal LVDD maintains a high level up to a constant external voltage VDD, the output of the NOR gate G2 goes low. Therefore, the NMOS transistor MP2 is turned on so that the internal voltage Vint follows the external voltage VDD.

외부 전압(VDD)의 일정 레벨 이상에서는 검출 신호(LVDD)가 로우 상태를 유지하더라도 노아 게이트(G2)의 출력은 바로 하이 상태로 바뀌지 않게 된다. 왜냐하면 로우 레벨 상태의 검출 신호는 지연부(50)에서 지연되므로 지연부(50)의 출력(LVDD_d)이 로우 레벨이 될 때까지 노아 게이트(G2)의 출력은 로우 레벨을 유지하게 된다. Above a certain level of the external voltage VDD, the output of the NOR gate G2 does not immediately change to a high state even when the detection signal LVDD maintains a low state. Because the detection signal of the low level state is delayed in the delay unit 50, the output of the NOR gate G2 is maintained at the low level until the output LVDD_d of the delay unit 50 becomes low level.

즉, 외부 전압(VDD)의 일정 레벨 까지는 내부 전압(Vint)을 외부 전압(VDD)과 동일한 레벨로 생성하고 검출 신호(LVDD)가 바뀌더라도 일정한 시간 후에 PMOS 트랜지스터(MP2)를 턴오프시켜 내부 전압(Vint)이 기준 전압(VREF)에 의해 생성된다. 이러한 동작에 의해 종래의 변곡점이 완화된다.That is, up to a predetermined level of the external voltage VDD, the internal voltage Vint is generated at the same level as the external voltage VDD, and even after the detection signal LVDD is changed, the PMOS transistor MP2 is turned off after a certain time to turn off the internal voltage. Vint is generated by the reference voltage VREF. By this operation, the conventional inflection point is relaxed.

검출 신호(LVDD)가 로우 레벨로 바뀌고 지연부(50)의 지연시간이 경과한 후에는 내부 전압 발생부(20)에서 내부 전압(Vint)을 생성하게 된다. 노아 게이트(G2)의 출력이 하이 상태가 되면 PMOS 트랜지스터(MP2)가 턴오프된다. 비교기(30)의 출력에 따라 PMOS 트랜지스터(MP1)의 동작이 결정되고, PMOS 트랜지스터(MP1) 및 NMOS 트랜지스(Q1 및 Q2)에 의해 분배된 전압이 내부 전압(Vint)이 된다.After the detection signal LVDD changes to the low level and the delay time of the delay unit 50 elapses, the internal voltage generator 20 generates the internal voltage Vint. When the output of the NOR gate G2 becomes high, the PMOS transistor MP2 is turned off. The operation of the PMOS transistor MP1 is determined according to the output of the comparator 30, and the voltage divided by the PMOS transistor MP1 and the NMOS transistors Q1 and Q2 becomes the internal voltage Vint.

NMOS트랜지스터(Q1)와 NMOS트랜지스터(Q2)의 접속 노드(N1)의 전위가 비교기(30)의 비반전 단자(+)에 제공되며 기준 전압(VREF)이 된다. PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(Q1)의 접속 노드의 전위가 비교기(30)의 반전단자(-)에 제공된다. 비교기(30)는 기준전압(VREF)보다 반전 단자(-)의 전위가 높은가에 따라 PMOS 트랜지스터(MP1)를 제어하는 신호를 출력하게 된다. 즉, 내부 전압(Vint)이 기준 전압(VREF)보다 낮으면 PMOS트랜지스터(MP1)가 턴온되고 그 반대이면 PMOS 트랜지스터(MP1)는 턴오프된다. 이러한 동작에 의해 내부 전압이 생성된다.  The potential of the connection node N1 of the NMOS transistor Q1 and the NMOS transistor Q2 is provided to the non-inverting terminal + of the comparator 30 and becomes the reference voltage VREF. The potential of the connection node of the PMOS transistor MP1 and the NMOS transistor Q1 is provided to the inverting terminal (-) of the comparator 30. The comparator 30 outputs a signal for controlling the PMOS transistor MP1 according to whether the potential of the inverting terminal (−) is higher than the reference voltage VREF. That is, when the internal voltage Vint is lower than the reference voltage VREF, the PMOS transistor MP1 is turned on, and when the internal voltage Vint is lower, the PMOS transistor MP1 is turned off. This operation produces an internal voltage.                     

도 5 는 도 4의 지연부의 상세 회로도이다.5 is a detailed circuit diagram of a delay unit of FIG. 4.

검출 신호(LVDD)가 로우 상태이면 NMOS 트랜지스터(Q4)가 턴오프되는 반변에 PMOS 트랜지스터(Q3)가 턴온된다. PMOS 트랜지스터(Q3)의 턴온 동작에 따라 외부 전압(VDD)은 캐패시터(C1)에 서서히 충전된다. 충전 시간은 저항(R1)과 캐패시터(C1)로 이루어지는 시정수에 따라 달라진다. 노드(N3)의 전위가 증가하게 되면 PMOS 트랜지스터(Q5)는 턴오프되고 NMOS 트랜지스터(Q6)가 턴온되어 캐패시터(C2)에 충전되어 있던 전하가 트랜지스터(Q6)를 통해 접지로 방전된다. 방전 시간은 저항 (R2) 및 캐패시터(C2)로 이루어지는 시정수에 의해 결정된다. 캐패시터(C2)의 방전에 의해 노드(N4)의 전위는 접지 전위로 떨어지므로 낸드 게이트(G3)의 전위는 하이 상태가 된다. 그로인하여 인버터(G4)의 전위는 로우 상태가 된다. When the detection signal LVDD is in the low state, the PMOS transistor Q3 is turned on at the half side where the NMOS transistor Q4 is turned off. According to the turn-on operation of the PMOS transistor Q3, the external voltage VDD is gradually charged to the capacitor C1. The charging time depends on the time constant consisting of the resistor R1 and the capacitor C1. When the potential of the node N3 increases, the PMOS transistor Q5 is turned off, the NMOS transistor Q6 is turned on, and the charge that has been charged in the capacitor C2 is discharged to the ground through the transistor Q6. The discharge time is determined by the time constant consisting of the resistor R2 and the capacitor C2. Since the potential of the node N4 drops to the ground potential by the discharge of the capacitor C2, the potential of the NAND gate G3 becomes a high state. As a result, the potential of the inverter G4 becomes low.

저항(R1)을 통해 연결된 PMOS 트랜지스터(Q3) 및 NMOS 트랜지스터(Q4)는 인버터로 동작하며, 또한 저항(R2)을 통해 연결된 PMOS 트랜지스터(Q5) 및 NMOS 트랜지스터(Q6)는 인버터로 동작하게 된다. 물론 저항(R1 및 R2) 및 캐패시터(C1 및 C2)의 구성없이 직렬 연결된 2단 이상의 인버터로 지연부(50)를 구성할 수도 있다.The PMOS transistor Q3 and the NMOS transistor Q4 connected through the resistor R1 operate as an inverter, and the PMOS transistor Q5 and NMOS transistor Q6 connected through the resistor R2 operate as an inverter. Of course, the delay unit 50 may be configured by two or more inverters connected in series without configuring the resistors R1 and R2 and the capacitors C1 and C2.

도 6 은 본 발명에 따른 지연 동작에 의해 변곡점이 완화된 상태를 나타내는 그래프이며, 도 7 은 외부 전압에 따른 스피드를 나타내는 그래프인데 내부 전압 변화에 의해 일정 구간의 패일 영역이 패스 영역으로 바뀐 상태를 나타내는 그래프이다.FIG. 6 is a graph showing a state in which an inflection point is relaxed by a delay operation according to the present invention. FIG. 7 is a graph showing a speed according to an external voltage, and a state in which a fail region of a predetermined section is changed to a pass region by an internal voltage change. It is a graph.

상술한 바와 같이 본 발명에 의하면 외부 전압 검출 신호가 발생하더라도 일정한 시간을 지연시킴으로 인해 내부 전압의 변곡점을 갖는 특성을 완화시킬 수 있다. 그로인해 외부 전압에 따른 스피드 특성의 외부 전압 스펙 마진을 확보할 수 있다. 따라서, 저 전압 생성시의 스피드 특성을 개선할 수 있다.
As described above, according to the present invention, even if an external voltage detection signal is generated, the characteristic having the inflection point of the internal voltage can be alleviated by delaying a predetermined time. As a result, an external voltage specification margin of speed characteristics according to an external voltage can be secured. Therefore, the speed characteristic at the time of low voltage generation can be improved.

Claims (5)

외부 전압 검출부;An external voltage detector; 상기 외부 전압 검출부의 출력을 지연시키기 위한 지연부;A delay unit for delaying an output of the external voltage detector; 상기 검출부의 출력과 지연부의 출력에 따라 논리 신호를 생성하기 위한 논리 소자; 및A logic element for generating a logic signal in accordance with an output of the detector and an output of the delay unit; And 상기 논리 소자의 출력에 따라 외부 전압을 따라가는 내부 전압을 생성하거나 기준 전압에 따라 변화되는 내부 전압을 생성하기 위한 내부 전압 발생부를 포함하는 반도체 메모리 소자의 내부 전압 발생 회로.And an internal voltage generator configured to generate an internal voltage that follows an external voltage according to an output of the logic device or to generate an internal voltage that is changed according to a reference voltage. 제 1 항에 있어서,The method of claim 1, 상기 논리 소자는 노아 게이트인 반도체 메모리 소자의 내부 전압 발생 회로.And the logic element is a noble gate. 제 1 항에 있어서,The method of claim 1, 상기 지연 회로는 직렬 연결된 2단 이상의 인버터로 구성된 반도체 메모리 소자의 내부 전압 발생 회로The delay circuit is an internal voltage generation circuit of a semiconductor memory device composed of two or more inverters connected in series. 제 3 항에 있어서,The method of claim 3, wherein 상기 인버터는 저항을 통해 직렬 연결된 풀업 및 풀 다운 트랜지스터로 구성되며 인버터간의 접속 노드와 접지 간에 캐패시터가 접속된 반도체 메모리 소자의 내부 전압 발생 회로.The inverter includes a pull-up and pull-down transistor connected in series through a resistor, and an internal voltage generation circuit of a semiconductor memory device having a capacitor connected between a connection node between the inverter and ground. 제 3 항에 있어서,The method of claim 3, wherein 상기 인버터의 최종 출력단과 외부 전압원 사이에 접속된 캐패시터를 포함하는 반도체 메모리 소자의 내부 전압 발생 회로.And a capacitor connected between the final output terminal of the inverter and an external voltage source.
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