KR20060006391A - Method for forming isolation layer of semiconductor device - Google Patents

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KR20060006391A
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trench
film
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photoresist
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KR1020040055384A
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윤효근
오훈정
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주식회사 하이닉스반도체
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Abstract

본 발명은 트렌치의 상단 코너부를 라운딩(rounding)시킴으로써, 상기 트렌치 상단 코너부에서의 전계 집중을 억제할 수 있음은 물론, 매립산화막의 매립(gap fill) 능력을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판 상에 상기 필드영역을 노출시키는 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 결과의 기판 상에 감광막을 형성하고, 노광 및 현상하여 상기 트렌치를 매립시키되 상기 트렌치의 상단 코너부를 일부 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 트렌치의 상단 코너부에 Si 이온주입을 실시하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 트렌치에 산화 공정을 실시하여 상기 Si 이온주입된 트렌치의 상단 코너부를 라운딩시키는 단계; 상기 결과의 구조 전면에 상기 트렌치를 매립시키도록 매립산화막을 형성하는 단계; 및 상기 패드질화막이 노출될 때까지 상기 매립산화막을 씨엠피하는 단계를 포함한다. According to the present invention, by rounding the upper corner of the trench, the concentration of the electric field in the upper corner of the trench can be suppressed, and the device isolation film of the semiconductor device can improve the gap filling ability of the buried oxide film. The formation method is disclosed. The disclosed method comprises the steps of providing a silicon substrate having active and field regions defined therein; Sequentially forming a pad oxide film and a pad nitride film exposing the field region on the substrate; Etching a field region of the exposed substrate to form a trench; Forming a photoresist film on the resulting substrate, exposing and developing the photoresist to form a photoresist pattern that partially fills the trench but exposes a portion of the upper corner of the trench; Performing Si ion implantation on the upper corners of the exposed trenches; Removing the photoresist pattern; Performing an oxidation process on the trench to round the top corner of the Si ion implanted trench; Forming a buried oxide film to bury the trench over the resulting structure; And CMPing the buried oxide layer until the pad nitride layer is exposed.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.

도 2 및 도 3은 종래의 기술에 따른 문제점을 설명하기 위한 단면도.2 and 3 are cross-sectional views for explaining the problem according to the prior art.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.4A through 4C are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

20 : 실리콘 기판 21 : 패드산화막20 silicon substrate 21 pad oxide film

22 : 패드질화막 23 : 트렌치22: pad nitride film 23: trench

24 : 감광막 패턴 25 : Si 이온주입24 photosensitive film pattern 25 Si implantation

A : 라운딩A: rounding

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 트렌치의 상단 코너부를 라운딩시킴으로써, 상기 트렌치 상단 코너부에서의 전계 집중을 억제할 수 있음은 물론, 매립산화막의 매립 능력을 향상시키기 위한 반도체 소자의 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, by rounding an upper corner portion of a trench, it is possible to suppress electric field concentration at the upper corner portion of the trench, as well as to improve the embedding ability of the buried oxide film. The present invention relates to a device isolation film forming method of a semiconductor device.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage in that a leakage current is generated while increasing the area of the device isolation film.

따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. Therefore, instead of the method of forming a device isolation film by the LOCOS process, a method of forming a device isolation film using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics has been proposed. The device is an STI process to form a device isolation film.

도 1a 내지 도 1c는 STI 공정을 이용한 종래의 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1C are cross-sectional views illustrating processes of forming a device isolation layer of a semiconductor device according to the related art using an STI process.

종래의 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(10)을 제공한 다음, 상기 실리콘 기판(10) 상에 상기 기판(10)의 필드영역을 노출시키는 패드산화막(11)과 패드질화막(12)을 차례로 형성한다. 이어서, 상기 패드질화막(12)을 식각 장벽으로 이용하여 상기 실리콘 기판(10)을 식각하여 소정 깊이의 트렌치(13)를 형성한다. In the conventional method of forming an isolation layer of a semiconductor device, as illustrated in FIG. 1A, a silicon substrate 10 having an active region (not shown) and a field region (not shown) is provided, and then the silicon substrate 10 is formed. The pad oxide film 11 and the pad nitride film 12 which expose the field region of the substrate 10 are sequentially formed. Subsequently, the silicon substrate 10 is etched using the pad nitride layer 12 as an etch barrier to form a trench 13 having a predetermined depth.

다음으로, 도 1b에 도시된 바와 같이, 상기 결과의 구조 전면에 상기 트렌치(13)를 매립시키도록 매립산화막(14)을 형성한다. 이때, 상기 매립산화막(14)으로는 HDP(high density plasma) 산화막을 이용한다. Next, as shown in FIG. 1B, a buried oxide film 14 is formed to bury the trench 13 over the entire resulting structure. In this case, a high density plasma (HDP) oxide film is used as the buried oxide film 14.

그리고나서, 도 1c에 도시된 바와 같이, 상기 패드질화막이 노출될 때까지 상기 매립산화막을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)하여 소자분리막(14a)을 형성한다. 이어, 상기 패드질화막 및 패드산화막을 제거한다. Then, as shown in FIG. 1C, the buried oxide film is chemically mechanically polished (CMP) until the pad nitride film is exposed to form the device isolation layer 14a. Subsequently, the pad nitride film and the pad oxide film are removed.

그러나, 전술한 바와 같은 종래의 기술에 따르면 다음과 같은 문제점이 발생된다. 도 2 및 도 3은 종래의 기술에 따른 문제점을 설명하기 위한 단면도이다.However, according to the prior art as described above, the following problems occur. 2 and 3 are cross-sectional views for explaining the problem according to the prior art.

먼저, 소자의 고집적화에 따라 트렌치의 폭이 더욱 감소되고 있고, 이에 따라, 상기 트렌치의 에스펙트비(aspect ratio)가 증가되고 있기 때문에, 도 2에 도시된 바와 같이, 상기 트렌치(13)를 매립하는 매립산화막(14)을 형성할 때에 상기 매립산화막(14) 내에 보이드(void ; V)가 발생되며, 이는 소자분리막의 기능을 상실시켜 소자의 특성 및 수율을 저하시키는 요인이 되고 있다. First, since the width of the trench is further reduced according to the high integration of the device, and as a result, the aspect ratio of the trench is increased, and as shown in FIG. 2, the trench 13 is buried. When the buried oxide film 14 is formed, voids (V) are generated in the buried oxide film 14, which causes a loss of the function of the device isolation film, thereby degrading the characteristics and yield of the device.                         

그리고, 도 3에 도시된 바와 같이, 실리콘 기판(10)과 소자분리막(14a)의 계면에서 상기 실리콘 기판(10)이 가파른(steep) 구조를 갖는 것과 관련하여 상기 트렌치(13)의 상단 코너부에 전계가 집중되어 트랜지스터의 험프(hump) 특성 및 과다한 누설 전류의 발생이 유발되는 문제점이 있다. 3, the upper corner portion of the trench 13 in relation to the steep structure of the silicon substrate 10 at the interface between the silicon substrate 10 and the device isolation layer 14a. There is a problem in that the electric field is concentrated, causing the hump characteristic of the transistor and the generation of excessive leakage current.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 매립산화막 내의 보이드 발생을 방지하여 매립산화막의 매립 능력을 향상시킬 수 있음은 물론, 트렌치 상단 코너부의 전계 집중 현상을 억제하여 트랜지스터의 험프 특성 및 과다한 누설전류의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, it is possible to prevent the occurrence of voids in the buried oxide film to improve the buried capability of the buried oxide film, as well as to suppress the electric field concentration phenomenon of the trench upper corner portion of the transistor An object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of preventing the generation of hump characteristics and excessive leakage current.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판 상에 상기 필드영역을 노출시키는 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 결과의 기판 상에 감광막을 형성하고, 노광 및 현상하여 상기 트렌치를 매립시키되 상기 트렌치의 상단 코너부를 일부 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 트렌치의 상단 코너부에 Si 이온주입을 실시하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 트렌치에 산화 공정을 실시하여 상기 Si 이온주입된 트렌치의 상단 코너부를 라운딩시키는 단계; 상기 결과의 구조 전면에 상기 트렌치를 매립시키도록 매립산화막을 형성하는 단계; 및 상기 패드질화막이 노출될 때까지 상기 매 립산화막을 씨엠피하는 단계를 포함한다. In order to achieve the above object, a method of forming a device isolation film of a semiconductor device according to the present invention includes providing a silicon substrate in which an active region and a field region are defined; Sequentially forming a pad oxide film and a pad nitride film exposing the field region on the substrate; Etching a field region of the exposed substrate to form a trench; Forming a photoresist film on the resulting substrate, exposing and developing the photoresist to form a photoresist pattern that partially fills the trench but exposes a portion of the upper corner of the trench; Performing Si ion implantation on the upper corners of the exposed trenches; Removing the photoresist pattern; Performing an oxidation process on the trench to round the top corner of the Si ion implanted trench; Forming a buried oxide film to bury the trench over the resulting structure; And CMPing the buried oxide layer until the pad nitride layer is exposed.

여기서, 상기 감광막을 노광하는 단계는, 마스크 없이 블랭킷으로 진행한다. 또한, 상기 감광막을 노광하는 단계는, I-line 스텝퍼에서 200~1000msec 동안 0~0.5㎛의 초점 깊이로 실시한다. 그리고, 상기 Si 이온주입은 Rp를 10~200Å으로 실시한다. 또한, 상기 산화 공정은 퍼니스 장비에서 습식 및 건식 중 어느 하나의 방식으로 실시하며, 이때, 상기 산화 공정은 700~1100℃의 온도에서 실시한다. Here, the exposing of the photosensitive film proceeds to a blanket without a mask. In addition, the step of exposing the photosensitive film is carried out with a depth of focus of 0 ~ 0.5㎛ for 200 ~ 1000msec in an I-line stepper. The Si ion implantation is performed at Rp of 10 to 200 kPa. In addition, the oxidation process is carried out in one of wet and dry manner in the furnace equipment, wherein the oxidation process is carried out at a temperature of 700 ~ 1100 ℃.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.4A to 4C are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 4a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(20)을 제공한 다음, 상기 실리콘 기판(20) 상에 상기 기판(20)의 필드영역을 노출시키는 패드산화막(21)과 패드질화막(22)을 차례로 형성한다. 여기서, 상기 패드산화막(21)은 30~300Å의 두께로 형성하고, 상기 패드질화막(22)은 30~1000Å의 두께로 형성한다. In the method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention, as shown in FIG. 4A, first, a silicon substrate 20 in which an active region (not shown) and a field region (not shown) are defined is provided. Next, a pad oxide film 21 and a pad nitride film 22 are formed on the silicon substrate 20 in order to expose the field region of the substrate 20. Here, the pad oxide film 21 is formed to a thickness of 30 ~ 300Å, the pad nitride film 22 is formed to a thickness of 30 ~ 1000Å.

이어서, 상기 패드질화막(22)을 식각 장벽으로 이용하여 상기 실리콘 기판(20)을 식각하여 소정 깊이의 트렌치(23)를 형성한다. 이때, 상기 트렌치(23)는 1500~2800Å의 깊이를 갖도록 형성한다. Subsequently, the silicon substrate 20 is etched using the pad nitride layer 22 as an etch barrier to form a trench 23 having a predetermined depth. At this time, the trench 23 is formed to have a depth of 1500 ~ 2800Å.                     

다음으로, 도 4b에 도시된 바와 같이, 상기 결과의 기판 상에 상기 트렌치(23)를 매립시키도록 감광막(미도시)을 형성한 후, 상기 감광막을 노광(exposure) 및 현상(develop)하여 상기 트렌치(23)를 매립시키되, 상기 트렌치(23)의 상단 코너부를 일부 노출시키는 감광막 패턴(24)을 형성한다. Next, as shown in FIG. 4B, after forming a photoresist film (not shown) to fill the trench 23 on the resultant substrate, the photoresist film is exposed and developed to form the photoresist film. While filling the trench 23, a photoresist pattern 24 is formed to partially expose an upper corner portion of the trench 23.

여기서, 상기 감광막의 노광 공정은 마스크(mask) 없이 블랭킷(blanket)으로 진행하며, I-line 스텝퍼(stepper)에서 200~1000msec 동안 0~0.5㎛의 초점 깊이(depth of focus)로 실시한다. In this case, the exposure process of the photoresist film is performed in a blanket without a mask, and is performed at a depth of focus of 0 to 0.5 μm for 200 to 1000 msec in an I-line stepper.

그런 후, 상기 노출된 트렌치(23)의 상단 코너부에 Si 이온주입(25)을 실시한다. 여기서, 상기 Si 이온주입(25)은 Rp(projected range)를 10~200Å으로 실시한다. 이때, 상기 Si 이온주입(25)이 실시됨에 따라, 상기 트렌치(23)의 상단 코너부에 해당하는 기판(20) 부분의 Si 격자결합이 약화되거나 끊어지게 된다. Then, Si ion implantation 25 is performed at the upper corner of the exposed trench 23. Here, the Si ion implantation 25 is Rp (projected range) to 10 ~ 200 Å. At this time, as the Si ion implantation 25 is performed, the Si lattice bond of the substrate 20 corresponding to the upper corner portion of the trench 23 is weakened or broken.

즉, 상기 Si 이온주입(25)은 상기 트렌치(23) 상단 코너부의 Si 격자결합을 불안정한 상태로 만듦으로써, 후속에서 실시될 산화 공정에서의 활성화 에너지(activation energy)를 낮춰주는 역할을 한다. That is, the Si ion implantation 25 serves to lower the activation energy in the oxidation process to be performed later by making the Si lattice bonds of the upper corners of the trench 23 unstable.

그리고나서, 도 4c에 도시된 바와 같이, 상기 감광막 패턴을 제거한다. 그런다음, 상기 트렌치(23)에 산화 공정을 실시하여 상기 Si 이온주입된 트렌치(23)의 상단 코너부를 라운딩시킨다. 즉, 상기 트렌치(23)의 산화 공정을 실시하면, 상기 트렌치(23) 상단 코너부는 Si 이온주입의 영향으로 인해 상기 트렌치(23)의 측벽 및 바닥부분에 비해 산화가 매우 빠르게 진행된다. 이때, 상기 산화 공정은 퍼니스(furnace) 장비에서 습식 및 건식 중 어느 하나의 방식으로 실시한다. 또한, 상기 산화 공정은 700~1100℃의 온도에서 실시한다. Then, as shown in FIG. 4C, the photoresist pattern is removed. Then, the trench 23 is subjected to an oxidation process to round the top corner of the Si ion implanted trench 23. That is, when the oxidation process of the trench 23 is performed, oxidation of the upper corner of the trench 23 proceeds much faster than the sidewall and bottom of the trench 23 due to the influence of Si ion implantation. At this time, the oxidation process is carried out in one of wet and dry in a furnace (furnace) equipment. In addition, the said oxidation process is performed at the temperature of 700-1100 degreeC.

여기서, 상기 트렌치(23) 상단 코너부의 산화에 대해 자세하게 설명하면, 상기 트렌치(23) 상단 코너부의 Si 격자결합은 상기 Si 이온주입의 영향으로 인해, 상기 트렌치(23)의 측벽 및 바닥부분에 비해 불안정한 상태를 갖고 있으므로, 산화 공정에 대한 활성화 에너지가 낮아져서, 상기 트렌치(23) 상단 코너부의 산화가 빠른 속도로 진행되는 것이다. 이에, 상기 트렌치(23) 상단 코너부가 쉽게 라운딩(A)되며, 이러한 라운딩 프로파일(profile)은 상기 트렌치(23) 상부의 CD(critical dimension)를 증가시키는 효과를 가져다 준다. Here, the oxidation of the upper corner portion of the trench 23 will be described in detail. The Si lattice bonding of the upper corner portion of the trench 23 may be lower than that of the sidewall and the bottom portion of the trench 23 due to the influence of the Si ion implantation. Since it has an unstable state, the activation energy for the oxidation process is lowered, so that the oxidation of the upper corner portion of the trench 23 proceeds at a high speed. Accordingly, the upper corner portion of the trench 23 is easily rounded (A), and this rounding profile has the effect of increasing the critical dimension (CD) of the upper portion of the trench 23.

그다음, 도면에 도시되어 있지는 않지만, 상기 결과의 구조 전면에 상기 트렌치를 매립시키도록 매립산화막을 형성한 후, 상기 패드질화막이 노출될 때까지 상기 매립산화막을 씨엠피하여 소자분리막을 형성한다. Next, although not shown in the figure, a buried oxide film is formed over the resulting structure to fill the trench, and then the buried oxide film is CMP until the pad nitride film is exposed to form a device isolation film.

상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자의 소자분리막은 트렌치 상단 코너부가 라운딩되므로, 상기 트렌치의 상단 코너부에 전계가 집중되는 것을 방지할 수 있다. 또한, 상기 라운딩 효과에 의해 상기 트렌치 상부의 CD가 증가되므로, 상기 매립산화막의 형성 시에 상기 매립산화막 내에 보이드가 발생하는 것을 방지하여 상기 매립산화막의 매립 능력을 향상시킬 수 있다. In the device isolation layer of the semiconductor device according to the present invention manufactured through the above process, the upper corner portion of the trench may be rounded, thereby preventing concentration of an electric field on the upper corner portion of the trench. In addition, since the CD of the upper portion of the trench is increased by the rounding effect, it is possible to prevent voids from occurring in the buried oxide film when the buried oxide film is formed, thereby improving the buried capability of the buried oxide film.

이상에서와 같이, 본 발명은 트렌치의 상단 코너부에 Si 이온주입을 실시하여 상기 트렌치의 상단 코너부에 해당하는 기판 부분의 Si 격자결합을 약화시키거나 끊어지게 한 후에, 산화 공정을 실시함으로써, 상기 트렌치의 상단 코너부를 쉽 게 라운딩시킬 수 있다. 이에, 상기 트렌치의 상단 코너부에 전계가 집중되는 현상을 억제하여, 트랜지스터의 험프 특성 및 과다한 누설전류의 발생을 방지할 수 있다. As described above, in the present invention, by performing Si ion implantation on the upper corner of the trench to weaken or break the Si lattice bond of the substrate portion corresponding to the upper corner of the trench, an oxidation process is performed. The upper corner of the trench can be easily rounded. Accordingly, the phenomenon in which the electric field is concentrated at the upper corners of the trenches can be suppressed, thereby preventing the hump characteristics of the transistor and the occurrence of excessive leakage current.

뿐만 아니라, 상기 라운딩 프로파일은 상기 트렌치 상부의 CD를 증가시키는 효과를 가져다 주므로, 매립산화막의 형성 시에 상기 매립산화막 내에 보이드가 발생하는 것을 방지하여 상기 매립산화막의 매립 능력을 향상시킬 수 있다. In addition, the rounding profile has an effect of increasing the CD in the upper portion of the trench, thereby preventing voids from occurring in the buried oxide film when the buried oxide film is formed, thereby improving the buried capability of the buried oxide film.

결과적으로, 본 발명은 소자분리막 자체의 특성을 향상시킬 수 있음은 물론, 소자의 특성을 향상시킬 수 있다. As a result, the present invention can improve the characteristics of the device isolation film itself, as well as the characteristics of the device.

Claims (6)

액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; Providing a silicon substrate in which an active region and a field region are defined; 상기 기판 상에 상기 필드영역을 노출시키는 패드산화막과 패드질화막을 차례로 형성하는 단계; Sequentially forming a pad oxide film and a pad nitride film exposing the field region on the substrate; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계;Etching a field region of the exposed substrate to form a trench; 상기 결과의 기판 상에 감광막을 형성하고, 노광 및 현상하여 상기 트렌치를 매립시키되 상기 트렌치의 상단 코너부를 일부 노출시키는 감광막 패턴을 형성하는 단계;Forming a photoresist film on the resulting substrate, exposing and developing the photoresist to form a photoresist pattern that partially fills the trench but exposes a portion of the upper corner of the trench; 상기 노출된 트렌치의 상단 코너부에 Si 이온주입을 실시하는 단계;Performing Si ion implantation on the upper corners of the exposed trenches; 상기 감광막 패턴을 제거하는 단계;Removing the photoresist pattern; 상기 트렌치에 산화 공정을 실시하여 상기 Si 이온주입된 트렌치의 상단 코너부를 라운딩시키는 단계; Performing an oxidation process on the trench to round the top corner of the Si ion implanted trench; 상기 결과의 구조 전면에 상기 트렌치를 매립시키도록 매립산화막을 형성하는 단계; 및 Forming a buried oxide film to bury the trench over the resulting structure; And 상기 패드질화막이 노출될 때까지 상기 매립산화막을 씨엠피하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And CMPing the buried oxide layer until the pad nitride layer is exposed. 제 1 항에 있어서, 상기 감광막을 노광하는 단계는, 마스크 없이 블랭킷으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the exposing the photosensitive film is performed in a blanket without a mask. 제 1 항에 있어서, 상기 감광막을 노광하는 단계는, I-line 스텝퍼에서 200~1000msec 동안 0~0.5㎛의 초점 깊이로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the exposing the photoresist film is performed with an I-line stepper at a focal depth of 0 to 0.5 μm for 200 to 1000 msec. 제 1 항에 있어서, 상기 Si 이온주입은 Rp를 10~200Å으로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the Si ion implantation is performed at a Rp of 10 to 200 kPa. 제 1 항에 있어서, 상기 산화 공정은 퍼니스 장비에서 습식 및 건식 중 어느 하나의 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the oxidation process is performed in one of a wet type and a dry type in a furnace equipment. 제 1 항에 있어서, 상기 산화 공정은 700~1100℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the oxidation process is performed at a temperature of 700 to 1100 ° C.
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