KR20060003659A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 씨모스 이미지 센서 및 그 제조방법에 관한 것으로, 반도체층과, 상기 반도체층에 형성되는 다수의 포토다이오드들과, 이웃하는 포토다이오드 사이의 반도체층 내에 듀얼 다마신(dual damascene) 구조로 형성되어 포토다이오드들 사이를 격리하는 소자 격리막을 포함하여 구성된다.
이미지 센서, 격리(Isolation), 크로스 토크(cross talk)
Description
도 1은 일반적인 4-T CMOS 이미지센서의 단위화소를 나타낸 회로도
도 2는 종래 기술에 따른 씨모스 이미지 센서의 포토다이오드 영역을 나타낸 단면도
도 3은 도 2의 씨모스 이미지 센서 동작시 이웃하는 포토다이오드간 격리(Isolation) 특성이 취약해짐을 보인 도면
도 4a 내지 도 4c는 필드 채널스탑 이온주입 영역을 갖는 종래 기술에 따른 씨모스 이미지 센서의 제조방법을 나타낸 단면도
도 5는 도 4c의 씨모스 이미지 센서 동작시 이웃하는 포토다이오드간 격리 특성이 취약해짐을 보인 도면
도 6은 본 발명에 따른 씨모스 이미지 센서의 포토다이오드 영역을 나타낸 도면
도 7a 내지 도 7f는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조방법을 나타낸 도면
도 8은 바이어스를 인가한 경우 본 발명에 따른 씨모스 이미지 센서를 나타낸 도면
**도면의 주요 부분에 대한 부호 설명**
30 : 에피 웨이퍼 31a, 31b : 소자격리막
32 : 제 1 트랜치 33 : 제 2 트랜치
PR : 포토레지스트 PD : 포토다이오드
본 발명은 이미지 센서(Image sensor)에 관한 것으로 특히, 이웃하는 포토다이오드(Photo diode)간 크로스토크(crosstalk)를 효과적으로 방지하기 위한 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서라 함은 광학적 영상(Optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하 결합 소자(Charge Coupled Device : 이하, CCD라 약칭한다), 씨모스 이미지 센서(CMOS image sensor) 등이 있다.
전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS: 이하 CMOS라 한다) 이미지 센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
상기 CCD는 구동 방식이 복잡하고 전력 소모가 많으며, 마스크 공정 수가 많아서 공정이 복잡하고, 신호 처리(signal processing) 회로를 CCD 칩(chip) 내에 구현할 수 없어 원 칩(one chip)화가 곤란하다는 등의 여러 단점이 있는 바, 이러한 단점을 극복하기 위하여 서브마이크론(submicron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발에 많은 연구가 집중되고 있다.
CMOS 이미지 센서에 사용되는 화소(Pixel)는 여러 종류가 있으나, 그 중 대표적으로 상용화된 화소의 종류로는 3개의 기본 트랜지스터와 하나의 포토 다이오드로 구성된 3-T(3-Transistor) 구조의 화소와, 4개의 기본 트랜지스터와 하나의 포토 다이오드로 구성된 4-T(4-Transistor) 구조의 화소들이 있다.
도 1은 일반적인 4-T CMOS 이미지센서의 단위화소를 나타낸 회로도이다.
도면에 도시하는 바와 같이, 4-T CMOS 이미지 센서의 단위 화소는 광감지 수단인 포토다이오드(PD)와, 4개의 NMOS 트랜지스터(Tx, Rx, Dx, Sx)로 이루어진다.
4개의 NMOS트랜지스터 중 트랜스퍼 트랜지스터(Tx)는 포토다이오드(PD)에서 생성된 광전하를 플로팅 센싱 노드로 운송하는 역할을 하고, 리셋 트랜지스터(Rx)는 신호검출을 위해 상기 플로팅 센싱 노드에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브 트랜지스터(Dx)는 소스 팔로워(Source Follower)로서 역할하며, 셀렉트 트랜지스터(Sx)는 스위칭(Switching) 및 어드레싱(Addressing)을 위한 것이다.
그리고, DC gate는 트랜지스터의 게이트 전위를 항상 일정한 전압으로 인가하여 일정 전류만 흐르도록 하는 부하 트랜지스터이고, VDD는 구동 전원전압, VSS 는 그라운드 전압, output는 단위 화소의 출력 전압이다.
도 2는 종래 기술에 따른 씨모스 이미지 센서의 포토다이오드 영역을 나타낸 단면도이고, 도 3은 종래 기술에 따른 씨모스 이미지 센서 동작시 이웃하는 포토다이오드간 격리(Isolation) 특성이 취약해짐을 보인 도면이다.
종래 씨모스 이미지 센서는 도 2에 도시하는 바와 같이, 저농도 에피 웨이퍼(10)에 트랜치(Trench) 기술을 이용한 소자격리막(STI막이라고도 한다)(11)이 형성되어 있고, 상기 소자격리막(11)을 사이에 두고 이웃하는 화소의 포토다이오드(PD)가 형성되어 있다.
이 같은 종래의 씨모스 이미지 센서에서 상기 포토다이오드(PD)에 바이어스를 인가하기 전에는 도 2에서와 같이 소자격리막(11)의 깊이가 포토다이오드(PD)의 깊이보다 깊다.
그러나, 1×1018ions/㎤ 농도를 갖는 벌크 웨이퍼(Bulk wafer)를 기반으로 하는 주변 영역과 달리 1×1015ions/㎤의 저농도를 갖는 에피 웨이퍼(Epi wafer)를 기반으로 하는 포토다이오드 영역에서는 구동을 위해 바이어스(bias)를 가하면 도 3에 나타낸 바와 같이 포토다이오드(PD)의 공핍(depletion) 영역이 저농도의 에피 웨이퍼(10) 표면에서 아래 방향으로 수 ㎛까지 확장되게 된다.
따라서, 도 3의 A 부분에서와 같이 포토다이오드(PD)간 격리(Isolation)가 매우 취약한 특성을 보이게 된다.
이처럼 격리가 제대로 이루어지지 않을 경우 포토다이오드(PD)에 저장된 전 자가 이웃하는 화소로 이동하는 크로스토크(Cross talk) 문제가 발생한다. 특히, 포토다이오드(PD)의 전하용량 향상을 위해 그 형성 깊이를 더 깊게 하면 'A' 부분에서의 격리(Isolation) 특성은 더욱 열화될 수밖에 없으며, 이는 광 특성의 저하 및 수율(yield)을 떨어뜨리는 원인이 된다.
이러한 문제점을 보안하고자 소자격리막 아래 부분에 도펀트(dopant)를 주입하여 이른바 필드 채널스탑 이온주입 영역을 형성하는 방법이 도입되었다.
도 4a 내지 도 4c는 필드 채널스탑 이온주입 영역을 갖는 종래 기술에 따른 씨모스 이미지 센서의 제조방법을 나타낸 단면도이다.
먼저, 도 4a에 도시하는 바와 같이 소자격리영역과 활성영역을 구분하기 위하여 소자격리영역의 에피 웨이퍼(20)에 트랜치(Trench)들(21)을 형성한다.
이어, 이웃하여 형성될 포토다이오드간 격리(Isolation)를 위하여 상기 트랜치(21)들 중 포토다이오드간 격리를 위한 영역에 위치한 트랜치(21) 하부의 에피 웨이퍼(20)내에 고농도로 도핑된 이온을 주입하여 필드 채널스탑 이온주입 영역(22)을 형성한다.
그리고, 상기 트랜치(21)들내에 절연막을 매립하여 STI(Shallow Trench Isolation) 구조의 소자격리막(23)을 형성한다.
이후, 도 4c에 도시하는 바와 같이 그 하부에 필드 채널스탑 이온주입 영역(22)을 갖는 소자격리막(23) 양측 활성영역의 에피 웨이퍼(20)내에 상기 소자격리막(23)보다 얕은 깊이를 갖는 포토다이오드(PD)를 형성한다.
이와 같은 구조의 씨모스 이미지 센서에서 작동을 위해 상기 포토다이오드 (PD)에 바이어스(bias)를 가하면 도 5에 도시하는 바와 같이 포토다이오드(PD)의 공핍(depletion) 영역이 에피 웨이퍼(20) 표면에서 아래 방향으로 수 ㎛로 늘어나게 된다.
상기 필드 채널스탑 이온주입 영역(26)에 의해 어느 정도의 격리 효과는 있겠지만, B 부분과 같이 격리가 취약한 부분을 통해 포토다이오드(PD)에 저장된 전자가 이웃하는 화소로 이동하는 현상을 완벽하게 차단하기 어려워 크로스 토크(cross talk) 문제를 완전히 해결할 수 없다.
또한, 상기 필드 채널스탑 이온주입 영역(26) 형성을 위한 도펀트 주입 공정시 에피 웨이퍼(20)에 데미지(damage)가 발생될 수 있으며 이는 누설 전류의 원인이 되고 있다.
그리고, 이후 진행되는 열처리 공정에서 상기 필드 채널스탑 이온주입 영역(26)에 주입된 도펀트가 포토다이오드(PD)쪽으로 확산되어 포토다이오드 특성에 영향을 주며, 도펀트 주입량이 많거나 확산이 과도하게 일어나는 경우 포토다이오드의 전하용량(charge capacity)을 저하시키는 원인이 된다.
기술이 발전하고 소비자는 나날이 보다 나은 제품 즉, 고해상도, 고품질의 센서를 요구함에 따라 소자의 크기가 점점 작아져 가는 추세이고, 이에 따라 디자인 룰(design rule)이 작아지고 있다.
따라서, 트랜지스터뿐만 아니라 소자간의 격리 거리도 함께 작아져 소자를 안정적으로 격리시키기 위해서는 상기 필드 채널스탑 이온주입 영역(26)의 농도를 증가시켜야 하므로 포토다이오드의 전하 용량은 더욱 감소되게 된다.
결국, 고집적 소자에서는 필드 채널스탑 이온주입 영역(26)을 이용한 격리가 극히 곤란하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 이웃하는 포토다이오드 사이를 보다 효율적으로 격리하여 포토다이오드간 크로스토크(crosstalk)를 방지할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 필드 채널스탑 이온주입 영역을 형성하지 않고서 효율적인 포토다이오드간 격리를 구현하므로써 누설전류를 방지하고, 전하 용량 저하를 방지하는데 있다.
본 발명의 또 다른 목적은 씨모스 이미지 센서의 고집적화를 달성하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서는 반도체층과, 상기 반도체층에 형성되는 다수의 포토다이오드들과, 이웃하는 포토다이오드 사이의 반도체층 내에 듀얼 다마신(dual damascene) 구조로 형성되어 포토다이오드들 사이를 격리하는 소자 격리막을 포함하여 구성된다.
상기한 구조를 갖는 씨모스 이미지 센서의 제조방법은 반도체층에 제 1 폭을 갖는 제 1 트랜치를 형성하는 단계와, 상기 제 1 트랜치 하부의 반도체층에 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 트랜치를 형성하여 듀얼 다마신 구조의 트 랜치를 형성하는 단계와, 상기 듀얼 다마신 구조의 트랜치들 내부에 소자격리막을 매립하여 활성영역과 필드 영역을 정의하는 단계와, 상기 소자격리막 양측 활성영역의 반도체층에 포토다이오드를 형성하는 단계를 포함하여 형성하는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 6은 본 발명에 따른 씨모스 이미지 센서의 포토다이오드 영역을 나타낸 도면이다.
도 6에 도시된 바에 따르면 저농도 에피 웨이퍼(30)에 일정영역을 사이에 두고 포토다이오드들(PD1)(PD2)이 이웃하여 형성되어 있으며, 상기 포토다이오드들(PD1)(PD2) 사이에는 듀얼 다마신(dual damascene) 구조의 소자격리막(31a)이 형성되어 있다.
상기 소자격리막(31a)의 깊이는 포토다이오드(PD1)(PD2)의 최대 공핍 깊이보다 깊게 구성하여 소자 구동시 포토다이오드간 격리 특성이 취약해지는 문제가 발생되지 않도록 한다.
통상적으로 씨모스 이미지 센서에서 포토다이오드가 형성되는 포토다이오드 영역에는 저농도의 에피 웨이퍼(Epi wafer)를 사용하고, 그 외의 주변 회로에는 벌크 웨이퍼를 사용하고 있다. 소자 구동시 바이어스 전압을 인가하면 주변 회로에서와 달리 포토다이오드 영역에서는 공핍 영역이 깊게 형성되어 크로스토크 문제가 야기되고 있다.
이에, 본 발명의 실시예에서는 포토다이오드와 포토다이오드간 격리를 담당하는 소자격리막(31a)은 듀얼 다마신 구조로 구성하고, 주변 영역들의 격리를 담당하는 소자격리막(31b)은 굳이 듀얼 다마신 구조로 구성할 필요가 없으므로 싱글 다마신(signal damascene) 구조로 구성하였다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조방법을 나타낸 도면이다.
본 발명에 따른 씨모스 이미지 센서의 제조방법은 먼저, 도 7a에 도시하는 바와 같이 저농도 에피 웨이퍼(30)에 제 1 트랜치(32)들을 형성하여 활성영역과 소자격리영역을 정의한다. 여기서, 상기 제 1 트랜치(32)가 형성된 부분이 소자격리영역이고, 제 1 트랜치(32)가 형성되지 않는 부분이 활성영역이다.
이어, 도 7b에 도시하는 바와 같이 상기 제 1 트랜치(32)를 포함한 에피 웨이퍼(30) 전면에 포토레지스트(PR)를 도포하고 노광 및 현상 공정으로 일정 영역에 형성된 제 1 트랜치(32) 하부의 에피 웨이퍼(30)가 일정 부분 노출되도록 상기 포토레지스트(PR)를 패터닝한다.
여기서, 상기 일정 영역은 차후에 형성되는 포토다이오드들간 격리를 위한 소자격리영역으로, 상기 일정 영역 외에 형성된 제 1 트랜치(32)는 상기 포토레지 스트(PR)에 의해 덮이도록 상기 포토레지스트(PR) 패터닝 공정을 실시한다.
상기 포토레지스트(PR) 패터닝 공정은 상기 포토레지스트(PR)에 의해 노출되는 에피 웨이퍼(30)의 폭이 0.3㎛ 이하가 되도록 제어한다.
한편, 도 7c에 도시하는 바와 같이 상기 포토레지스트(PR)를 패터닝한 이후에 포토레지스트 플로우(flow) 공정을 추가로 실시하면 상기 포토레지스트(PR)가 노출하는 에피 웨이퍼(30)의 면적을 줄일 수 있으므로 보다 미세한 패턴 형성이 가능하다.
이어서, 도 7d에 도시하는 바와 같이 상기 포토레지스트(PR)를 마스크로 에피 웨이퍼(30)를 일정 깊이 식각하여 제 2 트랜치(33)를 형성한다.
이때, 상기 제 2 트랜치(33)의 깊이는 3000∼6000Å이 되도록 상기 식각 공정을 제어한다.
이상의 공정을 실시하면, 포토다이오드간 격리를 위한 소자격리영역에는 제 1 트랜치(32)와 제 2 트랜치(33)가 중첩되어 이루어진 듀얼 다마신(dual damascene) 구조의 트랜치(32)(33)가 형성되게 되고, 포토다이오드간 격리를 위한 영역 이외의 소자격리영역에는 제 1 트랜치(32)로 된 싱글 다마신 구조의 트랜치가 형성되게 된다.
이어, 상기 포토레지스트(PR)를 제거한 후 상기 듀얼 다마신 구조의 트랜치(32)(33) 및 제 1 트랜치(32)가 매립되도록 에피 웨이퍼(30) 전면에 산화막을 증착하고 상기 에피 웨이퍼(30) 표면을 타겟(target)으로 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 실시하여 상기 듀얼 다마신 트랜치(34)와 제 1 트랜 치(32)내에 소자격리막(31a)(31b)을 형성한다.
이후, 상기 소자격리막(31a)(31b) 양측 활성영역의 에피 웨이퍼(30)에 포토다이오드용 불순물 이온을 주입하여 포토다이오드(PD)를 형성한다.
이상으로 본 발명에 따른 씨모스 이미지 센서를 완성한다.
도 8은 바이어스를 인가한 경우 본 발명에 따른 씨모스 이미지 센서를 나타낸 도면이다.
도 8에 도시된 바에 따르면 바이어스인가에 의해 포토다이오드(PD)가 완전히 공핍되어도 소자격리막(31a)이 포토다이오드(PD) 공핍 깊이보다 깊게 형성되어 있으므로 포토다이오드(PD)와 포토다이오드(PD)간 격리가 제대로 이루어지게 됨을 확인할 수 있다.
상기와 같은 본 발명의 씨모스 이미지 센서 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 바이어스 인가시 포토다이오드가 완전히 공핍되어도 듀얼 다마신 구조의 소자격리막에 의해 이웃하는 포토다이오드간 격리가 완벽히 이루어지므로 포토다이오드간 크로스토크(crosstalk) 현상을 차단할 수 있다.
둘째, 포토다이오드간 격리 특성이 우수하므로 포토다이오드의 공핍 영역을 더 깊게 형성할 수 있다. 따라서, 광에 의한 전자-정공쌍 형성(Hole-electron pair generation) 효율 즉, 광효율을 향상시킬 수 있다.
셋째, 포토다이오드간 격리가 우수하므로 포토다이오드간 크로스토크로 인한 소자 사이즈 한계를 극복하여 소자의 집적도를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
Claims (7)
- 반도체층;상기 반도체층에 형성되는 다수의 포토다이오드들;이웃하는 포토다이오드 사이의 반도체층 내에 듀얼 다마신(dual damascene) 구조로 형성되어 포토다이오드들 사이를 격리하는 소자 격리막을 포함하여 구성되는 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 소자 격리막의 깊이는 상기 포토다이오드의 최대 공핍 깊이보다 깊은 것을 특징으로 하는 씨모스 이미지 센서.
- 반도체층에 제 1 폭을 갖는 제 1 트랜치를 형성하는 단계;상기 제 1 트랜치 하부의 반도체층에 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 트랜치를 형성하여 듀얼 다마신 구조의 트랜치를 형성하는 단계;상기 듀얼 다마신 구조의 트랜치들 내부에 소자격리막을 매립하여 활성영역과 필드 영역을 정의하는 단계;상기 소자격리막 양측 활성영역의 반도체층에 포토다이오드를 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 3항에 있어서,상기 듀얼 다마신 구조의 트랜치를 형성하는 단계는상기 제 1 트랜치들이 형성된 반도체층 전면에 포토레지스트를 도포하는 단계;상기 제 1 트랜치들 하부의 반도체층을 상기 제 1 폭보다 작은 제 2 폭을 갖고 노출하도록 상기 포토레지스트를 패터닝하는 단계;상기 패터닝된 포토레지스트를 마스크로 노출된 반도체층을 일정 깊이 제거하여 제 2 트랜치를 형성하는 단계;상기 포토레지스트를 제거하는 단계로 이루어짐을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 4항에 있어서,상기 포토레지스트를 패터닝하는 단계 이후에상기 포토레지스트를 플로우(flow)시키어 상기 제 2 폭을 줄이는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 4항에 있어서,상기 제 2 폭이 0.3㎛ 이하가 되도록 하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 3항에 있어서,상기 제 2 트랜치를 3000~6000Å의 깊이로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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|---|---|---|---|---|
| KR100790584B1 (ko) * | 2006-11-30 | 2008-01-03 | (주) 픽셀플러스 | 부분 완전 공핍 플로우팅 확산 노드를 갖는 이미지 센서 |
| KR100809323B1 (ko) * | 2006-01-31 | 2008-03-05 | 삼성전자주식회사 | 크로스토크가 감소하고 감도가 증가한 이미지 센서 |
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2004
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| US7518172B2 (en) | 2006-01-31 | 2009-04-14 | Samsung Electronics Co., Ltd. | Image sensor having improved sensitivity and decreased crosstalk and method of fabricating same |
| KR100790584B1 (ko) * | 2006-11-30 | 2008-01-03 | (주) 픽셀플러스 | 부분 완전 공핍 플로우팅 확산 노드를 갖는 이미지 센서 |
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